缺點：
latch是電平觸發，無法實現同步操作，與我們正常的時序邏輯電路設計思路不符。
latch會對輸入電平敏感，受布線延遲影響較大，比較容易導致輸出有毛刺產生。
latch會導致靜態時序分析和DFT會很復雜。
在ASIC中使用latch的集成度比DFF高，但在FPGA中正好相反，因為FPGA中沒有標准的latch單元，但有DFF單元，一個LATCH需要多個LE才能實現。
好處：
因為使用latch可以timing borrow，在高速電路設計中（timing會很緊），有時候就需要用latch。