前言：
【相關教材《數字設計原理與實踐(第四版)》】
這門課是筆者最害怕的一門課。作業不會寫，實驗不會做，上課渾渾噩噩......之所以造成這樣的結果，或許是因為最初就沒有好好跟着老師上課，且課下又不肯花時間學習的原因，所以一拖再拖，便導致了這種不堪設想的后果。但好在，一切都有補救的機會，“悟已往之不諫，知來者之可追。”
就在這種愧疚而自責的心情中，開啟數電的"預習"之路吧...
第三章習題詳解：
（筆者最終目標當然是考試啦，所以最快的入手方法就是從習題入手，一步一步地逆向回溯知識點，進而鞏固記憶，熟練實戰技巧。另：以下的解析僅僅是筆者自己針對答案的一些思考，有的可能不正確，所以大家要批判性閱讀，不要盲目輕信）
3.7 2輸入CMOS與非門電路使用多少個晶體管，每個類型使用多少個？
解析：想要解答這道題，首先就要對CMOS基本邏輯門電路的晶體管結構有一定的了解。
NMOS晶體管用作下拉電路，連接地線，輸入高電源時導通
PMOS晶體管用作上拉電路，連接電源，輸入低電源時導通
最簡單的是CMOS反相器，由一個NMOS晶體管和PMOS晶體管構成。
與非門：以CMOS反相器為基礎，構成的CMOS與非門電路如下圖所示。它由兩個PMOS管和兩個NMOS管構成，負載管PMOS管Q2與Q4並聯，驅動管NMOS管Q1與Q3串聯。
（本道題就解決了，還可以由此引申記憶或非門【上串下並】，與門，或門等）
3.10 給出“扇入”和“扇出”的定義，其中的哪一個是必須要計算的？
解析：定義略，扇出必須計算。（這個具體原因我問了一些同學，比較靠譜的解釋是扇入上一個做器件的算扇出已經幫忙算好了......具體原因還待商榷）
這里要對扇入和扇出有一定的了解：
扇出：是指邏輯門電路在不超出其最壞情況負載規格的條件下，能夠驅動輸入端個數。
不僅依賴於輸出端的特性，還依賴於所驅動的輸入端的特性
必須考慮輸出的兩種可能：高電平狀態和低電平狀態。
扇出值=最大輸出電流/最大輸入電流。
總扇出：高態扇出和低態扇出中較小值。
3.11 下圖所示電路是與或非門的一種類型，請畫出該電路的功能表，並用與門，或門或反相器符號畫出相應的邏輯原理圖。
解析：這道題比較簡單，只需要對PMOS晶體管和CMOS晶體管的基本功能有一定了解即可。
一共有4個輸入端，所以共有16種情況。一個一個分析就好了。
下圖中筆者用紅藍筆舉了兩個例子（0表示低電平和不導通，1相反）
3.20 使用表3-3中的數據表，確定74HC00在最壞條件下的最低和最高的直流噪聲容限。要說明答案所需的所有假設。
解析：[這道題的難點在於要理解題目的含義，並且要能夠在表中找到對應的信息。]
直流噪聲容限：是一種對噪聲程度的度量，表示多大的噪聲會使最壞輸出電壓被破壞，成為不可被輸入端識別的值。（單位為V）
計算方法一般是：V(ILmax)-V(OLmax)為低態直流噪聲容；V(OHmin)-V(IHmin)為高態直流噪聲容限
（這個記憶方法其實不是很難，在表中找四個數據即可：輸入高電平的最小值，輸入低電平的最大值，輸出高電平的最小值，輸出低電平的最大值）
本題解答：
最壞情況下，低態直流噪聲容限：1.35-0.33=1.02V
高態直流噪聲容限：3.84-3.15=0.69V
假設：低態：Vcc=Min IOL=4mA VIN=VIH 高態：Vcc=Min IOH=-4mA VIN=VIL
3.22、(？)在3.5節中定義了CMOS電路的7個不同電氣參數。用3-3的數據表，確定74HC00的這些參數的最壞值。要說明答案所需的所有假設。
解析：該題首先要知道CMOS電路的7個不同的電氣參數分別是什么。
輸入高電平VIH和輸入低電平VIL
輸出高電平VOH和輸出高電平VOL
直流噪聲容限VNH和VNL
高電平輸入電流和低電平輸入電流
高電平輸出電流和低電平輸出電流
(以上是靜態特征，找到了10個,其實7個就好了，電流只用算max)
本題解答：
VOHmin CMOS 負載：4.4V TTL 負載：3.84V 假設：Vcc=Min VIN=VIL IOH 為 max VIHmin 3.15V
VOLmax CMOS 負載：0.1V TTL 負載：0.33V 假設：Vcc=Min VIN=VIH IOL 為 max VILmax 1.35V
IOLmax CMOS 負載：20uA TTL 負載：4mA IOHmax CMOS 負載：-20uA TTL 負載：-4mA
IImax 1uA 假設：Vcc=Max VI=0(此時-1uA)或 Vcc(此時 1uA)
(注：這部分的解答有點迷，不太清楚怎么分辨CMOS和TTL，不清楚如何找假設條件)
3.31 何時與朋友握手是重要的？
解析：將 CMOS 器件交給別人時，尤其是在干燥的冬季
3.32 命名CMOS邏輯門延遲的兩個分量，哪個受負載電容的影響更大？
解析：轉換時間和傳播延遲。轉換時間受負載電容影響更大。
影響轉換時間的因素：(1)晶體管的導通電阻 (2)負載電容[負載電容是指晶振的兩條引線連接IC塊內部及外部所有有效電容之和，可看作晶振片在電路中串接電容。]
只驅動CMOS輸入時，直流負載可忽略。
交流負載決定了輸出狀態轉換時的電壓和電流，以及從一個狀態轉換到另一個狀態所需的時間。
3.36 74VHC CMOS器件可在2.5V電源下工作，與工作於5.0V電源的情況相比，這樣可以節約多少功耗？
解析：這是一個計算題，知道如何計算功耗即可。
關於功耗：靜態狀態下CMOS器件的功耗很低。
動態功耗：(1)CMOS輸出結構的部分短路，輸入電壓不接近於供電軌道時，PMOS和NMOS部分導通；功耗取決於VCC的值和輸出狀態的轉換發生率。
PT=C(PD)×VCC^2×f C(PD)：功耗電容 f：輸出信號轉換的頻率
(2)對負載電容CL充放電導致的功耗PL=CL×VCC^2×f CL：負載電容 f：輸出信號轉換的頻率
綜上：動態功耗：PD=PT+PL=CPD×VCC^2×f+CL×VCC^2×f=(CPD+CL) × VCC^2×f
本題解答：
PD=PT+PL=(CPD+CL)*VCC^2*f，動態功耗變為 5V 情況下的 1/4
3.37 一個施密特觸發反相器，Vilmax=0.8V Vihmin=3.0V Vt+=1.7V Vt-=1.2V，那么它滯后多少？
解析：計算題，要知道如何計算滯后。
Vt+表示正向輸入變化的閾值電壓 Vt-表示負向輸入變化的閾值電壓
滯后就是兩者的差值
本題解答：t=Vt+-Vt-=1.7V-1.2V=0.5V
3.60 設計一個功能如圖的CMOS電路(提示：只需要8個晶體管)
解析：先設計一個非門（兩個電子管），然后設計一個或門（六個電子管），最后設計與非門（四個電子管）...這是一個比較麻煩的做法.
助教的完美做法：先考慮設計出“非”門。然后，考慮要求“非”門輸出高電位時 B C 均為低電位才能獲取高電位；“非”門輸出低電位時 B C 任意輸入均可得到高電位。根據兩條路線設計剩余部分。
3.68 分析圖 3-37 中 CMOS 反相器輸出下降時間，Rl=900Ω Vl=2.0V。將結果與 3.6.1 節結果比較並解釋之
解析:根據三要素分析法
初態：Vh=49/11V 終態：Vl=0.2V 轉換后等效電阻 90Ω 時間常數 RC=9ns
輸出電壓隨時間變化關系：Vout=Vl+(Vh-Vl)e^(-t/RC)
將 3.5V 和 1.5V 分別帶入求解，得到下降時間 t=ln((3.5-0.2)/(1.5-0.2))*9ns≈8.4ns
與 3.6.1 得到結果相近。因為影響結果的只有 Vl，而 Vl 很小。
(這道題我看了半天都不知道Vh從何而來，如何計算等效電阻？RC要怎么計算？)
[補充一些相關知識：（1）關於CMOS器件的輸出下降時間和上升時間的計算。
首先，要明白電容兩端的電壓不能瞬間改變。因此，即使電路輸入的高低電平瞬間改變，對應的等效電阻也瞬間改變，但是電容兩邊的電壓是要有一定延遲的。而這個變化時間是可以計算出來的。具體公式為
，此為下降時間。
,此為上升時間。兩處所取的RC均為10nm]
3.79 考慮一個 CMOS8位二進制計數器，時鍾頻率 16MHz。為計算計數器動態功耗，最低有效位轉換頻率多少？最高有效位轉換頻率多少？為計算 8 個輸出位動態功耗，應采用什么頻率？
解析：時鍾頻率時指每個單位時間內產生的脈沖的數量，最低位共有兩種形態0和1，因此轉換頻率為時鍾頻率/2。每上升一位，轉換頻率便除以2，因此最高位為最低位/2^7。為計算8個輸出位的動態功耗，應該取所有位上的頻率的平均值。
標准解答：最低有效位轉換頻率：16MHz/2=8MHz
最高有效位轉換頻率：8MHz/2^7=8MHz/128=0.0625MHz
應采用頻率：求平均值，8MHz*(2-1/2^7)/8≈1.99MHz