利用latch進行 Timing borrow 改善setup/hold violation

Timing borrow http://www.mamicode.com/info-detail-2296344.html https://blog.csdn.net/cy413026/ar ...

數字電路中latch的優缺點

缺點： latch是電平觸發，無法實現同步操作，與我們正常的時序邏輯電路設計思路不符。 latch會對輸入電平敏感，受布線延遲影響較大，比較容易導致輸出有毛刺產生。 latch會導致靜態時序分析和DFT會很復雜。 在ASIC中使用latch的集成度比DFF高，但在FPGA中正好相反，因為FPGA中 ...