目前雖然號稱擁有或將要研發7nm工藝的有多家工藝廠商，但是具有實際流片能力的可能只有TSMC和三星。隨着GlobalFoundries最近宣布放棄7nm的進一步研發，以及盡管Intel的10nm和這幾家的7nm差不多一個水准，但是要跳票到2019年，因此短期內應該就是雙雄爭霸的局面。
玩家越來越少，技術實現也沒有太多選擇，目前的方法無非兩種：Multiple Pattern和EUV。前者沿用16nm/14nm等工藝的多重曝光技術，后者采用極紫外光刻機一次曝光。在工藝上的實現上，可能會有如下方案：
實際中可能不同的廠商會采取不同的策略，但是技術大致如此。需要引起大家注意的是，無論是何種方案，都增加了一層叫做M0的金屬，這層金屬一般來說是專門用來生成標准單元的power/ground rail，普通的信號線是不能走這一層的。
1. Signal EM以及Via ladder/Via pillar
由於7nm的底層金屬寬度進一步縮小，因此出現signal EM的概率也逐漸增加，尤其是clock line上，大驅動的cell有很大可能會有signal EM的問題。針對這個現象，業界提出了Via ladder/Via pillar的概念和實現方法。他們其實本質是同一種東西，只是不同廠商的不同叫法，其基本原理如下圖所示:
簡單地說，就是把底層金屬的pin通過“梯子”的方式逐級向上打通，以多個平行的金屬shape分散電流，從而達到緩解和消除signalEM的目的。在實際設計中需要定義各類via pillar的參數，同時對需要via pillar的標准單元的output pin設置via pillar的屬性，EDA工具可以根據設置的參數自動加上via pillar。
雖然上述方法能夠解決EM的問題，但是同時會帶來一個負面影響：占用額外的繞線資源。因此，對於繞線資源不是很豐富的設計，使用via pillar需要謹慎，可能需要控制加via pillar的cell的數量。
2. RC變化
隨着線寬的進步縮小，金屬層上尤其是底層金屬的R逐漸成為delay貢獻中的主導因素。下圖展示了TSMC家的工藝進化過程中，RC的變化趨勢
可以看出，在進入7nm后，Resistance的變化十分劇烈，增量達3倍之多。這種阻值增加給后端帶來的顯著變化就是，如果繞線用到了底層金屬，那么net delay以及cell delay將會明顯增大，給時序收斂帶來額外的麻煩。在我們做的設計中，對於timing critical的path，必須通過限制金屬層來減少這種負面影響，否則某些setup violation以傳統的Vt swap或者size up等ECO手段是很難收斂的。
3.SADP（Self-Aligned Double Pattern）
這是工藝實現中，對於小間距金屬的刻蝕方法之一。對此有興趣的數字IC后端工程師可以自行查一查它的技術細節，在此我們簡述一下它的特點。其基本思路如下圖所示：
而這種實現方法對數字后端的要求就是：對於需要使用SADP方法刻蝕的金屬層來說，在物理上必須采用所謂的“Passive Fill”的方式使得所有的金屬shape呈現如下統一的pattern：
形成上述pattern的目的在於，讓所有SADP的金屬層以相同的width，相同的spacing均勻地布滿整個design。那么這樣一來如何區分哪些是design需要的shape，哪些是passive fill的shape呢？答案是通過圖中那些小小的橫向方框將這兩種shape“切分”開來。這樣在實際生產后這些小方框的地方就會天然斷開，從而不會影響芯片的實際功能。
對於后端來說，passive fill進一步增加相關net的capacitance值，會給timing帶來一定的負面影響。與此同時，passive fill還會引入新的DRC，雖然大部分工具都能解決，但是仍然會有少量violation需要工程師去修掉，從而進一步增加我們的工作量。