[FPGA]Verilog實現寄存器LS374

想說的話...

不久前正式開通了博客,以后有空了會盡量把自己學習過程中的心得或者感想寫進來,供大家瀏覽和學習,若有好的意見或建議,歡迎在評論區留言或者給我發郵件,我會認真看的 XD

本人才疏學淺,內容難免有所缺漏,僅供參考學習使用.

正文

IC介紹

LS374為具有三態輸入的八上升沿D觸發器(3-State Octal Edge-Triggered D-Type Flip-Flop)

簡而言之,LS374是一塊由八個鍾控D觸發器組成的一個IC,其中又引入了三態輸入端(Output Control).

電路連接圖

功能表

邏輯圖

實驗原理

接下來使用Verilog實現該IC的邏輯功能.

單元實現_D觸發器

由於該IC為八位D觸發器實現的,所以應該先熟悉如何實現D觸發器,現不加說明的列出代碼,如下

module D(input D,input CK,output reg Q);
always@(posedge CK)
begin
Q <= D;
end
endmodule

整體實現(完整代碼)

八個D觸發器並行傳輸數據,可表示為八位寬數據,且八個單元共用CK時鍾端.其中三態輸入端控制輸出狀態,高電平則輸出高阻.

理清邏輯關系熟悉IC功能后,便可以開始寫代碼實現了,代碼如下

/*
*作者:方清歡
*日期:2019.11.09
*功能:通過Verilog實現LS374
*/

module LS374
(input[7:0]D//數據輸入端
,input OC//三態允許控制端OutputControl
,input CK//時鍾輸入端Clock
,output reg[7:0]O//數據輸出端
);
always@(posedge CK)begin//時鍾升沿觸發
	if(OC)//輸出高阻
		O<=8'bzzzz_zzzz;
	else
		O<=D;
end
endmodule