JESD204B是一種新型的基於高速SERDES的ADC/DAC數據傳輸接口。隨着ADC/DAC采樣速率的不斷提高，數據的吞吐量也越來越大，對於500MSPS以上的ADC/DAC，動輒就是幾十個G的數據吞吐率，而采用傳統的CMOS和LVDS已經很難滿足設計要求；
優點：JESD204B接口相對於LVDS的優勢包括：數據接口布線所需電路板空間更少，以及轉換器和邏輯器件的封裝更小 ；支持多芯片同步；
關鍵變量
M：converters/device,轉換器（AD/DA）數量
L：lanes/ device(link)，通道數量
F：octets/frame(per lane)，每幀的8位字節數
K：frames/multiframe，每個多幀的幀數
N：converter resolution，轉換器分辨率
N’：total bits/sample，4的倍數，N’=N+控制和偽數據位。
S：samples/converter/frame cycle，每個轉換器每幀發送的樣本數。當S=1時，幀時鍾=采樣時鍾
CS：control bits/sample
三種子類工作模式：
- subclass0：只進行通道對齊，不具確定性延時；
- subclass1：支持確定性延時，SYSREF;支持多芯片同步；
- subclass2：支持確定性延時，SYNC
SYSREF與LFMC的關系：
Note ：sysclk周期需要大於等於本地多幀時鍾周期LFMC的大小
子類1確定性延時需要滿足的條件：
其中第二點在高采樣率條件下顯得特別重要，其對時序要求更高，因此需要滿足sysclk與device clk的建立保持時間條件；在AD9680中，可以通過讀取寄存器0x128觀察是否滿足條件，若不滿足，可以通過調整sysclk相關控制寄存器0x120，改變上升 沿或者下降沿等手段，或者通過調整9680的clock fine delay，改變時序；詳細說明見下圖；
