目錄
1.JESD204B優勢
JESD204是基於SERDES的串行接口標准，主要用於數模轉換器和邏輯器件之間的數據傳輸，最早版本的是JESD204A，現在是JESD204B subclass0,subclass1,subclass2。區別主要在於對齊同步和鏈路間固定時差的測量。目前市場上比較多的數模轉換器接口是JESD204B subclass1。其最大傳輸速率可達12.5Gbps，支持多鏈路和多器件的同步以及固定時差的測量。
2. 關鍵變量
M ：converters/device , 轉換器（AD/DA）數量
L：lanes/device(link) 通道數量
F：octets/frame (per lane) 每幀的8位字節數
K:frames/multiframe 每個多幀的幀數
N：converter resolution 轉換器分辨率
N'：total bits/sample 4的倍數，如果不夠4的倍數，用控制和偽數據位來填充 N‘= N+控制和偽數據位。
S：sample/converter/frame cycle 每個轉換器每幀發送的樣本數。當S=1時，幀時鍾=采樣時鍾
CS：control bits / sample
CF:control words /frame cycle /device
其中 F = (M x S x N’)/(8 x L)
K 的范圍是 1-32,具體設置的值，根據對端AD芯片同等設計
serial line rate = core clock * 40
3.IP核應用
1)
1： 標識是發送模塊還是接受模塊
2：LMFC buffer size ，最小值為F * K。
3： 每條鏈路的通道個數
4：AXI4的時鍾，這里的AXI 4 用來重配 內部參數。我看平時操作的時候也不用，平時也就界面上配置的東西就夠用了，不用重配置或者額外配置其他參數
5：該選項可以選擇sysref信號被core clk的上升沿或下降沿采樣，用於jesd204b子類1的確定性延遲功能。一般來說，外界提供的core clock和sysref是同源且上升沿對齊信號，因此在FPGA端最好選擇在時鍾下降沿采樣sysref比較精確，
6：用戶決定IP核的core clk是否由glbclk(p/n)管腳輸入。當refclk(p/n)頻率不等於core clk時，必須外部輸入core clk。這個例子中，由外部時鍾芯片產生122.88MHZ的時鍾給core clock，所以，這里不勾選
2) 共享邏輯選擇
3）
1：該選項用來配置LMFC計數器是否在每個SYSREF脈沖到來時都復位，或者只在SYSREF的第一個有效脈沖到來時復位，忽略以后的SYSREF信號。這里選擇OFF即可。SYSREF 基本上都和device clock同源，但是頻率比device clock低很多，這樣才能保證被正常采樣到。比如在我的設計中，device clock = 122.88MHZ ,SYSREF CLOCK = 0.6144mhz.
2：擾碼，根據AD那邊的配置來，有利有弊，需要權衡
3： 每幀包含的8bit個數，根據AD配置來。
4：一個多幀包含的幀個數，范圍1-32。根據AD配置來。
5：該選項用來選擇每次鏈路重新同步時是否需要sysref信號，我們最好關閉它，默認鏈路同步時不需要該信號，只在SYNC拉高后的下一個LMFC上升沿同步就可以了，這樣就方便許多。
4）
1：這里根據芯片型號來，不用管
2：速度，線速度 = core clock * 40
3： 參考時鍾 就等於core clock ，也等於device clock 。
4： 這里根據設計要求，是用CPLL時鍾還是QPLL時鍾。
5：DRP clock 對於七系列器件，DRP clk和AXI4-Lite clock為同一時鍾，這里也只能是122.88MHZ
4.同步
4.1 代碼組同步
CGS：代碼組同步（code group sync）當發送端檢測到SYNC 信號為低電平時啟動發送8B10B中的K28.5碼，本數據段不進行擾碼和字節替換操作，接收端檢測到最少4個K28.5后可釋放SYNC信號。
注意：
1) 串行數據傳輸沒有接口時鍾，因此RX必須將其數位及字邊界與TX串行輸出對齊。RX向TX發送SYNC請求信號，讓其通道發送一個已知的重復比特序列K28.5。RX將移動每個通道上的比特數據，直到找到4個連續的K28.5字符為止。此時，不僅將知道比特及字邊界，而且實現了CGS。
2) RX 的SYNC輸出必須與RX的幀時鍾同步，同時要求TX的幀時鍾與SYNC同步。
擴展：特殊字符 16 進制表示。K28.5 = 16'hBC
4.2 初始化多幀序列
ILA：初始化多幀序列（initial lane alignment）該階段發送連續的4個初始化多幀（多幀是由K個幀組成，字節數為K*F），本段不進行擾碼和字節替換。
1) 在JESD204B中，發送模塊捕捉到SYNC信號的變換，在下一個本地多幀LMFC邊界上啟動ILAS。
2) ILAS主要對齊鏈路的所有通道，驗證鏈路參數，以及確定幀和多幀邊界在接收器的輸入數據中的位置。
3) ILAS由4個多幀組成。其中，/K/=/K28.5/字符用於代碼組同步；/R/=/K28.0/標志着初始化多幀的開始；/A/=/K28.3/字符標志着初始化多幀的結束；/Q/=/K28.4/字符用於指示接收端用戶所配置的信息即將開始。
每個多幀最后一個字符是多幀對齊字符/A，第一，三，四個多幀以/R字符開始，以/A字符結束。接收器以個通道的最后一個字符/A對齊接收器內各通道內各多幀的末尾。ILA 初始化多幀以K28.0開始以K28.3結束，其中第二個多幀的第二字節是K28.4關鍵字用來指示當前多幀在緊跟着K28.4的后續14個字節是參數配置信息。
4) 這些特定的控制字符只用於初始化通路對齊序列中，而不會在數據傳輸的任何其他階段出現。CGS和ILAS階段不加擾。
5) RX模塊中的FIFIO吸收信道偏移。
4.3 數據傳輸
DATA：數據傳輸階段（data transmission），該階段進行數據傳輸，規范中要求該階段的數據需要進行字節替換（擾碼和不擾碼的字節替換規則不同），用戶可以根據需求確定是否需要對數據進行擾碼操作。沒有控制字符，獲取鏈路全帶寬。利用字符替換來監視數據同步，多幀計數器LMFC.
字節替換規則：
1）沒有使能擾碼情況下的字節替換規則
2）使能擾碼情況下的字節替換規則
JESD204B規定的擾碼、解擾碼生成多項式
5. 時鍾要求
下圖是典型的JESD204B系統的系統連接，device clock 是器件工作的主時鍾，一般在數模轉換器里為其采樣時鍾或整數倍頻的時鍾，其協議本身的幀和多幀時鍾也是基於Device clock。SYSREF是用於指示不同轉換器或者邏輯device clock 的沿，如下圖所示，device clock和SYSREF必須滿足的時序關系。SYSREF的第一個上升沿要非常容易的被device clock 捕捉到。
SYSREF可以是周期信號，或者脈沖的周期信號，也可以是單脈沖信號。只有在器件請求同步時，才產生SYSREF信號，高電平有效。一般是通過DEVICE CLOCK 的上升沿抓取，單也可以通過下降沿抓取。對於周期的SYSREF來說，其頻率必須是LMFC的整數倍
SYSREF = LMFC *n(n為整數)。單脈沖模式，可以不按照LMFC整數倍計算
6. 完整的框架
從IP 核 的界面來看， 接收 jesd204 b的輸入是GTX模塊的輸出，而不是AD芯片直接輸出的差分對，所以，在204B接口前面，還需要添加GTX模塊。GTX 模塊的參數配置，和204b AD 芯片配套，相同配置即可。
接收 jesd204 b的輸出是64bit的數據，這里是經過多bit組合的，具體差分方式 IP核中有說明，也可以直接參照AD 芯片的數據組合方式差分成最終數據
轉載來源 https://blog.csdn.net/weiweiliulu/article/details/106495969