簡介
JESD204是一種連接數據轉換器（ADC和DAC）和邏輯器件的高速串行接口，該標准的 B 修訂版支持高達 12.5 Gbps串行數據速率，並可確保 JESD204 鏈路具有可重復的確定性延遲。隨着轉換器的速度和分辨率不斷提升，JESD204B接口在ADI高速轉換器和集成RF收發器中也變得更為常見。此外，FPGA和ASIC中靈活的串行器/解串器（SERDES）設計正逐步取代連接轉換器的傳統並行LVDS/CMOS接口，並用來實現 JESD204B物理層。本文介紹如何快速在Xilinx？ FPGA上實現JESD204B接口，並為FPGA設計人員提供部分應用和調試建議。
JESD204B 協議實現概述
JESD204B規范定義了實現該協議數據流的四個關鍵層，如圖1所示。傳輸層完成樣本和未加擾的幀數據之間的映射和解映射。可選的加擾層可用來加擾/解擾8 位字，以擴散頻譜尖峰來降低EMI。數據鏈路層處理鏈路的同步、建立與保持，並對加擾后的數據進行8B10B編碼或譯碼。物理層負責以比特速率發送和接收編碼后的字符。
圖1. JESD204B標准的關鍵層級
不同的JESD204B IP供應商可能以不同的方式實現這些層級。圖 2和圖3顯示ADI如何實現JESD204B的發送和接收協議。
圖2. JESD204B發送器實現
圖3. JESD204B接收器實現
傳輸層實現和特定的轉換器配置及其樣本與幀之間的映射方式強相關，因此大部分FPGA供應商將其排除在各自的JESD204 IP之外。此外，FPGA集成了高度可配置、高集成度的SERDES收發器，這些SERDES收發器可用來支持所有類型的串行協議，包括PCIe、SATA、SRIO、CPRI和JESD204B。因此，一個實現鏈路層的邏輯核和實現物理層的可配置SERDES 便構成了JESD204B 鏈路的基礎。圖4 和圖5 顯示Xilinx FPGA上的JESD204B發送器和接收器框圖。發送器/接收器通道實現加擾和鏈路層；8B/10B編碼器/解碼器和物理層在GTP/GTX/GTHGbit 收發器中實現。
圖4. 使用Xilinx FPGA實現JESD204B發送器
圖5. 使用Xilinx FPGA實現JESD204B接收器
采用Xilinx FPGA的JESD204B設計示例
最新的Xilinx JESD204 IP核通過Vivado？設計套件以黑盒子加密交付。Xilinx還提供使用高級 eXtensible接口（AXI）的Verilog設計示例，但該示例項目對大部分應用而言是過設計的， 因為用戶通常采用自己的配置接口，無需針對JESD204B 邏輯集成一個額外的AXI。圖6 顯示的是一個JESD204簡化設計，旨在幫助FPGA用戶理解JESD204結構，並讓他們快速着手設計自己的JESD204 FPGA項目。
圖6. JESD204B設計示例
Vivado產生的JESD204邏輯IP核，即經過加密的RTL摸塊相當於圖4和圖5中的發送和接收模塊，其加密接口定義可在Xilinx示例設計文件中找到。然后，可將經過加密的RTL 模塊嵌套入JESD204B用戶頂層。來自加密RTL 模塊的控制、配置、狀態和JESD 數據接口直接通過嵌套層連接到用戶邏輯和GTX/GTH收發器。GTX/GTH符號對齊配置經優化和更新，使收發器工作更為穩定。
給SERDES收發器的GTX/GTH參考時鍾應采用專用引腳，對用於FPGA邏輯的全局時鍾設計必須仔細的考慮，包括內部PLL、並行接口時鍾、JESD204邏輯核以及用戶邏輯時鍾。此外，必須 確保給JESD204B邏輯核（子類1）的SYSREF輸入被准確采到，以確保JESD204鏈路的確定性延遲。
若要獲得可靠的JESD鏈路初始化性能，GTX/GTH收發器和JESD204核的復位序列十分關鍵；因此，JESD204核應處於復位狀態，直到GTX/GTH收發器的內部PLL 鎖定，且GTX/GTH復位完成。