Altera FPGA– Bit Slip

通過在接收端加延時，在延時間隙插入‘0’或‘1’，以使最終接收和期望數據一致。

BitSlip操作要注意幾點：

1，BitSlip操作在rx_bitslip的上升沿即開始；

2，BitSlip操作開始后，必須等待至少2個平行信號的時鍾周期后，才可開始檢查數據是否對齊；因為需要2個時鍾周期清除受損數據。