基於7系列、virtex6等xilinx器件的MIG ip核設計DDR3/4讀寫控制器，以及基於arria 10器件的DDR4讀寫控制；DDR3/4的設計，設計的關鍵點是提高DDR3/4的訪問效率，目前設計的性能可以達到DDR3/4理論帶寬的80%左右；另一個設計關鍵點是可移植性高，以及用戶接口簡單，目前設計的控制器用戶接口是4通道讀寫，類似於4對獨立的FIFO訪問，簡單易用；
控制器框架圖如下：
control模塊實現框圖：
用戶接口：
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