| A[17:0] | input | 為激活命令提 供行地址，為讀、寫命令地址輸入：提供列地址，也為模式寄存器設 置提供操作碼，A[16]只用於8Gb和16Gb，A[17]只用於16Gb，另外 (A10/AP, A12/BC_n, WE_n/A14, CAS_n/A15, RAS_n/A16還有一些別 的功能） |
| A10/AP | input | 自預充電（Auto precharge)：在讀寫命令期間采樣A10，決定是 否對訪問的Bank在讀寫操作之后進行Auto Precharge，高電平表示進 行Auto Precharge，低電平表示不進行Auto Precharge。 另外PRECHARGE命令期間也會對A10進行采樣，來決定是對一個（A10為 低電平）Bank進行還是對所有的Banks（A10為高電平）進行PRECHARGE， 如果選擇一個，則選擇的Bank由Bank組和Bank地址決定 |
| A12/BC_n | input | 突發突變（Burst chop）：在讀和寫命令期間對A12/BC_n進行采樣， 來決定是否進行突發突變，高電平表示進行，低電平表示不進行.具體 可以查看命令真值表 |
| ACT_n | input | 命令輸入(command input):ACT_n用於指示激活命令。當ACT_n（與CS_n）是低電平時，輸入RAS_n/A16,CAS_n/A15, 和WE_n/A14 看作行地址用於激活命令。 當ACT_n為高電平（CS_n為低）時，RAS_n/ A16, CAS_n/A15, and WE_n/A14，用作RAS_n, CAS_n,和WE_n |
| BA[1:0] | input | Bank地址輸入(bank address inputs):指示被ACTIVTE，READ， WRITE或者PRECHARGE命令操作的Bank。另外用作指示在MODE REGISTER SET命令期間要訪問的模式寄存器 |
| BG[1:0] | input | Bank組地址輸入（Bank group address inputs）：指示被ACTIVTE， READ，WRITE或者PRECHARGE命令操作的Bank組。另外用作指示在MODE REGISTER SET命令期間要訪問的模式寄存器，BG[1:0]用於x4和x8配 置，而BG[1]不用於x16配置 |
| C0/CKE1, C1/CS1_n, C2/ODT1 |
input | Stack address inputs: |
| CK_t, CK_c， |
input | 時鍾：差分時鍾輸入，所有的地址，命令和控制輸入信號在CK_t和 CK_c的低電平被采樣 |
| CKE | input | 時鍾使能：高電平激活，低電平禁止內部時鍾信號，輸入緩存和輸 出驅動。拉低CKE提供PRECHARGE，POWER_DOWN和SELF REFRESH操作。 CKE在讀寫期訪問期間必須保持HIGH， |
| CS_n | input | 片選 |
| DM_n, UDM_n, LDM_n |
input | 輸入數據Mask:用於寫數據，DM在DQS的雙沿采樣，DM不支持x4配置， UDM_n用於x16的高8位，LDM_n用於x16低8位， |
| ODT |
input | On-die termination:ODT為高電平時使能內部終端電阻到DDR4.當使 能時，ODT（Rtt)只用於x4和x8的DQ, DQS_t,DQS_c, DM_n/DBI_n/TDQS_t, 和TDQS_c信號（當TDQS功能通過模式寄存器 使能）。對於x16配置，Rtt應用於DQ, DQSU_t, DQSU_c, DQSL_t, DQSL_c, UDM_n,和 LDM_n信號，如果模式寄存器禁止Rtt,ODT腳將 被忽略。 |
| PAR | INPUT | |
| RAS_n/A16, CAS_n/A15, WE_n/A14 |
INPUT | 命令輸入： |
| RESET_n |
input | 低電平異步復位： |
| TEN |
input | 連通性測試模式：高電平有效，低電平無效 |
| DQ |
IO | 數據輸入輸出 ：對於x4,x8和x16分別代表DQ[3:0],DQ[7:0]和 DQ[15:0].如果在模式寄存器中使能了寫CRC，寫CRC會添加在寫 突發的后面 |
| DBI_n, UDBI_n, LDBI_n |
I/O | DBI輸入輸出：數據總線翻轉。DBI_n用於x8，UDBI_n用於x16的 高8位，LDBI_n用於x16的低8位。不支持x4。通過模式寄存器可 以配置DBI用於讀和寫操作。 |
| DQS_t, DQS_c, DQSU_t, DQSU_c, DQSL_t, DQSL_c, |
IO | 數據選通:輸入用於寫數據輸出用於讀數據。與輸出數據邊沿對 齊，與輸入數據中心對齊，DQS用於x4，x8，DQSU用於x16高8位， DQSL用於x16低8位。DDR4只支持差分數據選通，不支持單端數據 選通道。 |
| ALERT_n |
||
| TDQS_t, TDQS_c |
output | 終端數據選通道：TDQS只用於x8 DRMAs.如果在模式寄存器使能該功能，DRAM會在TDQS_t和TDQS_c使能與DQS_t和DQS_c同樣 的Rtt終端電阻。當TDQS功能通過模式寄存器禁止，DM/TDQS_t腳會提供DATA MASK(DM)功能，TDQS_c腳不使用。對於x4和x16模式， 必須禁止TDQS功能。DM功能只支持x8和x16配置 |
| ZQ |
參考 | 外部通過240歐姆電阻連接到VssQ |
Bank與Bank 組的區分
這是從DDR4框圖中截取的一部分。該DDR總共有16個Bank，每4個Bank組成一個Bank組。
READ Buust操作
DDR4 讀命令支持突發長度為BL8,BC4兩種，或者OTF(實時修改BL8和BC4)。這由A12來控制
.A12 = 0 ,BC4(BC4 = burst chop)
.A12 = 1 ,BL8
