DDR4 PSOD輸出的優點--DBI的優點


 

DDR4是JEDEC組織關於DRAM器件的下一代標准。DDR4主要是針對需要高帶寬低功耗的場合。這些需求導致了DDR4芯片引入了一些新的特點,這些新的特點,導致在系統設計中,引入一些新的設計需求。

DDR4的I/O架構稱為PSOD(Pseudo Open Drain),這個新的設計,將會帶來接收端功耗的變化,以及Vref電平的差異。接下來的將會討論PSOD輸出和上一代DDR3標准的差異。

POD vs STLL

驅動DRAM工業發展的一個主要市場需求是對內存器件的低功耗要求。介於這個原因,DDR4引入了一個新的IO驅動標准,成為PSOD(Pseudo Open Drain)。在PSOD里,接收端將信號端接到軌電壓(VDD),而不是軌電壓的一半(VDD/2)。

Termination of DDR4 (POD) and DDR3 (SSTL)

 

為了直觀的看出端接方式的差異對總的功耗的影響,下面分別比較了在輸出高和低得情況下,DDR4/DDR3的電流流向。

當輸出為低時,SSTL/POD的都會有電流流過。實際上,POD的拉電流會比SSTL稍大,因為其端接的軌電壓,而SSTL的端接到軌電壓的一般。這個也是為什么DDR4的軌電壓選用了一個稍微低一點的電平。

Current Comparison when driving Low

主要的區別在於輸出高電平時。SSTL電平將會繼續有消耗電流,並且電流大小和輸出低電平的時候一致。POD在輸出高電平時,沒有工作電流。

Current comparison when driving High

所以,一個降低DDR4系統功耗的方法是,盡量加大DDR4輸出高的數量。這個就是為什么DDR4中多了“DBI管腳”。舉個例子,當8bit lane中有至少有5個DQ都是低時,所有的Bit將會被翻轉,並且DBI(Data Bus Inversion)置低,用來指示數據線的反轉。通過這個方法,總共9個信號中(8個DQ和1個DBI),總有至少5個是被驅動為高電平。如果原始的數據中有4個或者更多的信號被驅動為高時,那么DBI信號也將會設為高,同樣,還是9個里面至少有5個為高。這樣的話,在每一個數據傳輸的過程中,都是至少有5/9的數據是高電平,可以在一定程度上降低了功耗。

With DBI, if 5 or more lows are driven, toggle the entire byte


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