Verilog中的reg一定會被綜合成寄存器么

對應於實際的數字電路中，如果該程序塊描述的是時序邏輯，則該寄存器變量對應為寄存器；如果該程序塊描述的是組合邏輯，該寄存器變量對應為硬件邏輯；如果該程序塊描述的是不完全組合邏輯，那么該寄存器變量也可以對應為鎖存器。由此可見，寄存器類型的變量不一定會綜合為寄存器。