參考博文：https://blog.csdn.net/qq_28284627/article/details/52062031 和 https://blog.csdn.net/palaciopku/article/details/5505756
Synopsys工具介紹
VCS
VCS是編譯型Verilog模擬器，它完全支持OVI標准的Verilog HDL語言、PLI和SDF。VCS具有目前行業中最高的模擬性能，其出色的內存管理能力足以支持千萬門級的ASIC設計，而其模擬精度也完全滿足深亞微米ASIC Sign-Off的要求。VCS結合了節拍式算法和事件驅動算法，具有高性能、大規模和高精度的特點，適用於從行為級、RTL到Sign-Off等各個階段。VCS已經將CoverMeter中所有的覆蓋率測試功能集成，並提供VeraLite、CycleC等智能驗證方法。VCS和Scirocco也支持混合語言仿真。VCS和Scirocco都集成了Virsim圖形用戶界面，它提供了對模擬結果的交互和后處理分析。
Vera
Vera驗證系統滿足了驗證的需要，允許高效、智能、高層次的功能驗證。Vera驗證系統已被Sun、NEC、Cisco等公司廣泛使用以驗證其實際的產品，從單片ASIC到多片ASIC組成的計算機和網絡系統，從定制、半定制電路到高復雜度的微處理器。Vera驗證系統的基本思想是產生靈活的並能自我檢查的測試向量，然后將其結合到test-bench中以盡可能充分測試所設計的電路。Vera驗證系統適用於功能驗證的各個層次，它具有以下特點：與設計環境的緊密集成、
啟發式及全隨機測試、數據及協議建模、功能代碼覆蓋率分析。
Synopsys公司剛剛推出了新的混合形式驗證工具Magellan。Magellan將新的高性能形式工具引擎和內置VCS仿真工具引擎的強大能力相結合，以幫助工程師，發現可能掩藏於設計深層的需要仿真幾千個周期才能發現的設計錯誤。Magellan獨特的混合型結構的設計考慮，是為了處理數百萬門級的設計和提供排除了會產生不利影響的誤報之后的確定性結果。新增的Magellan通過實現層次化驗證（一種可以使設計的設定和斷言功能重復使用的強大的可驗證設計技術），加強了Synopsys 的Discovery?驗證平台的能力。Magellan支持用Verilog 和VHDL所做的設計，並被構建成符合正在成熟的SystemVerilog標准的工具。
Magellan的混合型結構使得這一工具能夠在大規模的數百萬門級設計中應用形式驗證技術。這一結構獨特地將VCS達到設計深層的能力和形式驗證引擎進行高級數學分析的能力相結合，來進行尋找設計錯誤的工作。將Magellan內置的VCS和形式驗證引擎相互適應地和明確地彼此利用，使得設計者能夠發現可能掩藏於深層設計需要幾千個仿真周期才能發現的情況復雜的設計錯誤，從而節省了時間並減少了反復次數。
Magellan通過排除會產生不利影響的誤報並發送確定性結果，進一步提升驗證能力。與傳統的寄存器轉換級（register transfer level ，RTL）形式驗證工具不同的是，Magellan幫助確保通過使用其內置的VCS引擎對其形式工具引擎所發現的特性違反進行驗證，使這些特性違反在被報告之前，能夠在真實仿真環境中被復制。
新增了Magellan之后，現在Synopsys的Discovery 驗證平台實現了層次化驗證，這是強大的DFV（可驗證設計）技術，其中通過VCS 和Vera將模塊級設定和斷言作為芯片級監控手段自動地重復使用。這一在統一驗證平台下進行層次化驗證的能力，確保了設計設定的徹底驗證，同時提升了設計者的整體驗證能力和水平。
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Synopsys工具介紹（二）
1． LEDA
LEDA?是可編程的語法和設計規范檢查工具，它能夠對全芯片的VHDL和Verilog描述、或者兩者混合描述進行檢查，加速SoC的設計流程。 LEDA預先將IEEE可綜合規范、可仿真規范、可測性規范和設計服用規范集成，提高設計者分析代碼的能力。
3．Scirocco
Scirocco是迄今為止性能最好的VHDL模擬器，並且是市場上唯一為SoC驗證度身定制的模擬工具。它與VCS一樣采用了革命性的模擬技術，即在同一個模擬器中把節拍式模擬技術與事件驅動的模擬技術結合起來。Scirocco的高度優化的VHDL編譯器能產生有效減少所需內存，大大加快了驗證的速度，並能夠在一台工作站上模擬千萬門級電路。這一性能對要進行整個系統驗證的設計者來說非常重要。
5. Physical Compiler
Physical Compiler?解決0.18微米以下工藝技術的IC設計環境，是Synopsys物理綜合流程的最基本的模塊，它將綜合、布局、布線集成於一體，讓RTL設計者可以在最短的時間內得到性能最高的電路。 通過集成綜合算法、布局算法和布線算法。在RTL到GDS II的設計流程中，Physical Compiler向設計者提供了可以確保即使是最復雜的IC設計的性能預估性和時序收斂性。
6. ClockTree Compiler
ClockTree Compiler是嵌入於Physical Compiler的工具，它幫助設計者解決深亞微米IC設計中時鍾樹的時序問題。它不僅能夠簡化設計流程，而且可以極大的提高時鍾樹的質量：對於插入延時有5％－20％的改進，對時鍾偏移有5％－10％的改進。
7. DC-Expert
DC得到全球60多個半導體廠商、380多個工藝庫的支持。據最新Dataquest的統計，Synopsys的邏輯綜合工具占據91%的市場份額。
DC Expert是十二年來工業界標准的邏輯綜合工具，也是Synopsys最核心的產品。它使IC設計者在最短的時間內最佳的利用硅片完成設計。它根據設計描述和約束條件並針對特定的工藝庫自動綜合出一個優化的門級電路。它可以接受多種輸入格式，如硬件描述語言、原理圖和網表等，並產生多種性能報告，在縮短設計時間的同時提高設計性能。
8. DC Ultra
對於當今所有的IC設計，DC Ultra? 是可以利用的最好的綜合平台。它擴展了DC Expert的功能，包括許多高級的綜合優化算法，讓關鍵路徑的分析和優化在最短的時間內完成。在其中集成的Module Compiler數據通路綜合技術， DC Ultra利用同樣的VHDL/Verilog流程，能夠創造處又快又小的電路。
9. DFT Compiler
DFT Compiler?提供獨創的“一遍測試綜合”技術和解決方案。它和Design Compiler、Physical Compiler系列產品集成在一起的，包含功能強大的掃描式可測性設計分析、綜合和驗證技術。DFT Compiler可以使設計者在設計流程的前期，很快而且方便的實現高質量的測試分析，確保時序要求和測試覆蓋率要求同時得到滿足。DFT Compiler同時支持RTL級、門級的掃描測試設計規則的檢查，以及給予約束的掃描鏈插入和優化，同時進行失效覆蓋的分析。
10． Power Compiler
Power Compiler?提供簡便的功耗優化能力，能夠自動將設計的功耗最小化，提供綜合前的功耗預估能力，讓設計者可以更好的規划功耗分布，在短時間內完成低功耗設計。Power Compiler嵌入Design Compiler/Physical Compiler之上，是業界唯一的可以同時優化時序、功耗和面積的綜合工具。
11. FPGA Compiler II
FPGA Compiler II是一個專用於快速開發高品質FPGA產品的邏輯綜合工具，可以根據設計者的約束條件，針對特定的FPGA結構（物理結構）在性能與面積方面對設計進行優化，自動地完成電路的邏輯實現過程，從而大大降低了FPGA設計的復雜度。FPGA Compiler II利用了特殊的結構化算法，結合高層次電路綜合方法，充分利用復雜的FPGA結構將設計輸入綜合成為滿足設計約束條件，以宏單元或LUT為基本模塊的電路，可以多種格式輸出到用戶的編程系統中。FPGA Compiler II為FPGA設計者提供高層次設計方法，並為IC設計者用FPGA做樣片而最后轉換到ASIC提供了有效的實現途徑。
12． PrimeTime
PrimeTime是針對復雜、百萬門芯片進行全芯片、門級靜態時序分析的工具。PrimeTime可以集成於邏輯綜合和物理綜合的流程，讓設計者分析並解決復雜的時序問題，並提高時序收斂的速度。PrimeTime是眾多半導體廠商認可的、業界標准的靜態時序分析工具。
13． Formality
Formality 是高性能、高速度的全芯片的形式驗證：等效性檢查工具。它比較設計寄存器傳輸級對門級或門級對門級來保證它沒有偏離原始的設計意圖。在一個典型的流程中，用戶使用形式驗證比較寄存器傳輸級源碼與綜合后門級網表的功能等效性。這個驗證用於整個設計周期，在掃描鏈插入、時鍾樹綜合、優化、人工網表編輯等等之后，以便在流程的每一階段都能在門級維持完整的功能等效。這樣在整個設計周期中就不再需要耗時的門級仿真。將Formality和PrimeTime這兩種靜態驗證方法結合起來，一個工程師可以在一天內運行多次驗證，而不是一天或一周只完成一次動態仿真驗證。
14. ASTROTM
Astro是Synopsys為超深亞微米IC設計進行設計優化、布局、布線的設計環境。Astro可以滿足5千萬門、時鍾頻率GHz、在0.10及以下工藝線生產的SoC設計的工程和技術需求。Astro高性能的優化和布局布線能力主要歸功於Synopsys在其中集成的兩項最新技術：PhySiSys和Milkyway DUO結構。
15．APOLLO-IITM
Apollo-II是世界領先的VDSM布局布線工具。它能對芯片集成系統的VDSM設計進行時序、面積、噪聲和功耗的優化。Apollo-II的優點：
→ 使用專利布局布線算法，產生出最高密度的設計
→ 使用先進的全路徑時序驅動的布局布線、綜合時鍾樹算法和通用時序引擎，獲得快速時序收斂
→ 與Saturn和Mars一起使用，可提供對時序、功耗和噪聲的進一步優化
→ 應用了如天線和連接孔等先進特性，能適應VDSM的工藝要求
→ 高效強大的ECO管理和遞增式處理，確保最新的設計更改能快速實現
16．MARS-RAILTM
Mars-Rail用於功耗和電漂移的分析和優化，以完成低功耗高可靠性的設計。它將自動在Apollo-II的布局布線中起作用。Mars-Rail的優點：
17．MARS-XTALKTM
Mars-Xtalk可以進行充分的串擾分析，並能夠進行防止串擾發生的布局和布線，解決超深亞微米芯片設計中的信號完整性問題。
18-19 COSMOS LE/SETM
Synopsys的Cosmos解決方案可以進行自前向后的混合信號、全定制IC設計。它可以很好的處理自動化的設計流程和設計的靈便性，使得設計周期可以縮短數周甚至幾個月。CosmosLE提供了一個基於Milkyway數據庫的完整物理IC設計環境，同時可以無縫集成，動態交互操作所有Synopsys公司領先的物理設計工具。同時，CosmosSE還提供了一個易用的、基於Synopsys仿真工具的仿真環境，可以讓設計者從不同的抽象層次來分析電路是否符合要求。
20．HERCULES-IITM
作為物理驗證的領先者，Hercules-II能驗證超過1億只晶體管的微處理器、超過1000萬門的ASIC和256MB的DRAM，推動技術前沿不斷進步。Hercules通過提供最快的運行時間和高速有效的糾錯（debugging）來縮短IC設計的周期。它綜合且強大的圖形界面能迅速幫助設計者發現並處理設計錯誤。Herculus具有進行層次設計的成熟算法，進行flat processing的優化引擎和自動確定如何進行每個區域數據處理的能力?這些技術縮短了運行時間，提高了驗證的精確度。
21．NanoSim (STAR-SIMXT)
NanoSim集成了業界最優秀的電路仿真技術，支持Verilog-A和對VCS仿真器的接口，能夠進行高級電路仿真的工具，其中包括存儲器仿真和混合信號的仿真。通過Hierarchical Array Reduction (HAR)技術，NanoSim 幾乎可以仿真無限大的仿真存儲器陣列。
Star-SimXT 是一個准確、高容量、高績效、易用的瞬態電路仿真軟件。Star-SimXT 能夠處理超過500萬電路元件的設計，提供的電流電壓波形圖與SPICE結果的誤差小於5%，而它的仿真速度比 Spice 快 10 到 1000倍。Star-SimXT 可以采用現有的 Spice 模型。
22．STAR-HSPICETM
Star-Hspice 是高精確度的模擬電路仿真軟件，是世界上最廣泛應用的電路仿真軟件，它無與倫比的高精確度和收斂性已經被證明適用於廣泛的電路設計。Star-Hspice 能提供設計規格要求的最大可能的准確度。
23．STAR-RCXTTM
Star-RCXT用來對全新片設計、關鍵網以及塊級設計進行非常准確和有效的三維寄生參數提取，Star-RCXT還可以提供內建的電容電阻數據壓縮，延時計算以及噪聲分析。Star-RCXT 提供層次化處理模式以及分布式處理模式以達到最高處理量。Star-RCXT緊密結合於Synopsys、SinglePass 流程。
24．TetraMAX ATPG
TetraMAX? ATPG是業界功能最強、最易於使用的自動測試向量生成工具。針對不同的設計，TetraMAX可以在最短的時間內，生成具有具有最高故障覆蓋率的最小的測試向量集。TetraMAX支持全掃描、或不完全掃描設計，同時提供故障仿真和分析能力。
25. DesignWare
DesignWare是SoC/ASIC設計者最鍾愛的設計IP庫和驗證IP庫。它包括一個獨立於工藝的、經驗證的、可綜合的虛擬微架構的元件集合，包括邏輯、算術、存儲和專用元件系列，超過140個模塊。DesignWare和Design Compiler的結合可以極大地改進綜合的結果，並縮短設計周期。
Synopsys在DesignWare中還融合了更復雜的商業IP（無需額外付費）目前已有8051微控制器、PCI，PCI－X，USB2.0，MemoryBIST，AMBA SoC結構仿真，AMBA總線控制器等IP模塊。
DesignWare中還包括一個巨大的仿真模型庫，其中包括170,000多種器件的代時序的功能級仿真模型，包括FPGAs (Xilinx, Altera,…), uP, DSP, uC, peripherals, memories, common logic, Memory等。還有總線(Bus-Interface)模型PCI-X,USB2.0,AMBA, Infiniband, Ethernet, IEEE1394等，以及CPU的總線功能仿真模型包括ARM, MIPS, PowerPC等。
Cadence工具簡介
1 . 邏輯設計與驗證 工具
* 邏輯仿真工具: Cadence NC-Verilog, Verilog-XL, NCSim,
Simvision Waveform. Viewer
* 綜合工具: Cadence BuildGates
* 形式驗證工具: VerplexLEC
2．綜合布局布線 工具
SoC Encounter—可應用於如90nm及其以下的SOC設計；
△ SE-PKS—可應用於如復雜時序收斂的IC設計；
△ Fire & Ice QX and SignalStorm—可應用於3維電阻電容參數提取及延時計算；
△ VoltageStorm—可應用於功耗分析；
△ CeltIC—可應用於信號完整性分析。
3 system level design 工具
綜合（Hardware Design System 2000）
算法驗證（SPW）
△ 結構設計工具(SystemC-based simulators, CoWare, etc)
△ 硬件/軟件混合設計工具(Verification Platform, Seamless, etc)
△ 模擬/混合信號工具(AMS, Agilent ADS, etc)
4，CIC(layout & custom layout) 全定制集成電路布局設計 工具
△ Virtuoso Layout Editor
△ Assura (Layout verification)
5，AMS (analog mixed signal, RF analysis and design)模擬集成電路設計 工具
。AnalogDesignEnvironment
。MixedSignal Design Environment
。Analog Modeling with Verilog-A
。Spectre Circuit Simulator
6，HS-PSD(high speed PCB system design) 高速系統和板極設計 工具
。 Concept HDL Front-to-Back Design Flow – 原理圖輸入工具
。PCB Librarian – 器件建庫工具
。Allegro PCB Layout System – PCB板布局布線工具
。Specctra AutoRoute Basics – 基本自動布線器
。Advanced Specctra Autorouting Techniques – 高級自動布線器
。SpecctraQuest Foundations – 信號完整性仿真工具
。Advanced SpecctraQuest Techniques – 高級信號仿真工具
*VerilogHDL 仿真工具 Verilog-XL
*電路設 計工具 Composer
*電 路 模 擬工具 Analog Artist
*版圖設計工具 Virtuoso Layout Editor
*版圖驗 證工具 Dracula 和 Diva
*自動布局布線工具 Preview 和 Silicon Ensemble
總結其他公司EDAtools如下：
設計任務 EDA工具
功能仿真和測試
a. Cadence, NC_sim
b. Mentor ModelSim (調試性能比較突出)
c. Synopsys VCS/VSS
d. Novas Debussy (僅用於調試)
邏輯綜合
a. Synopsys, DC
b. Cadence, BuildGates
c. Mentor, Leonardo
DFT
a. Mentor, DFTAdvisor
b. Mentor, Fastscan
c. Mentor, TestKompress
d. Mentor, DFTInsight
e. Mentor, MBISTArchitect
f. Mentor, LBISTArchitect
g. Mentor, BSDArchitect
h. Mentor, Flextest
i. Synopsys, DFT Complier
j. Synopsys, Tetra MAX
k. Synopsys, BSD Complier
布局,時鍾樹綜合和自動布線
a. Cadence, Design Planner
b. Cadence, CT-Gen
c. Cadence, PKS
d. Cadence, Silicon Ensemble
e. Synopsys, Chip Architect
f. Synopsys, Floorplan Manager
g. Synopsys, Physical Complier & Apollo
h. Synopsys, FlexRoute
網表提取及RC參數提取物理驗證
a. Mentor, xCalibre
b. Cadence, Assure RCX
c. Synopsys, Star-RCXT
d. Mentor, Calibre
e. Synopsys, Hercule
f. Cadence, Assure
延時計算與靜態時序分析
a. Synopsys, Prime Time
b. Cadence, Pearl
c. Mentor, SST Velocity
形式驗證
a. Mentor, FormalPro
b. Synopsys, Formality
c. Cadence, FormalCheck
功能優化與分析
a. Synopsys, Power Compiler
b. Synopsys, PowerMill-ACE
HDLQA
a. TransEDA, Verification Navigator
b. Synopsys, LEDA
FPGA開發
a. Mentor, FPGAdvantage
b. XILINX, ISE
c. Altera, QuartusII
SoC開發
a. Mentor, Seamless CVE
b. Cadence, SPW
c. Synopsys, Co-Centric
版圖設計工具
a. Cadence, Virtuoso
b. Mentor, IC-Station
c. 思源科技, Laker
電路級仿真
a. Mentor, ELDO
b. Mentor, ADMS
c. Cadence, Spectre, Spectre RF
d. Cadence, AMS
e. Synopsys, Star-Hspice
以下只是個人和本公司的評價，不一定十分全面，僅供參考。
Synopsys:
優點：
在完成設計所花費的時間、代價和質量上比較平衡，不是最好，但絕對不壞。
擁有一些久經考驗無人可 比的軟件。
缺點：
Physical-Compiler和Astro的整合上不夠好，畢竟它是由一個前端設計EDA公司通過並購 Avanti擴展到后端來的。
Cadence:
優點：擁有一批非常優秀的EDA軟件，如：RTL Compiler, Encounter, Nano route, CeltIc等(只限於單獨使用)。
缺點：
雖然是老牌后端設計公司，可是現在的支柱產品都是最近幾年買來的，自己以前的東西剩下的不多 了。上述產品的整合是個大問題。現在的產品不擅長於復雜時序的收斂。
Magma:
優點：最近5年異軍突起的一家EDA公司，擁有一套自己獨特的算法和漂亮好用的GUI，在復雜時序的收斂上異常優異。
缺 點：附帶產品不夠全面，價錢高
之所以提Magma是因為我們總的評分是
(1)Mgama
(2)Synopsys
(3)Cadence