Cadence工具系列介紹

參考博文：https://www.cnblogs.com/hwBeta/p/6509425.html

本篇對2017年初版Cadence的全套所有EDA工具的技術特性特點做一深入的分析，並與EDA其它主流廠商的對應工具進行比較。也為在校學習集成電路設計的學生們做一簡單的科普，因為在學校學到的東西與在商業上做實際芯片設計是有很大區別的。

        先來回答一個在國內經常被問到的問題：為何大部分EDA工具都是使用Linux平台而不是普通的Windows平台？這其實很好理解，因為多數工程及科技軟件原先都是在UNIX平台上首先開發和使用的。這些工具出現的時候還沒有微軟的Windows呢。一些工程和科技軟件被移植到Windows上去還是在上世紀九十年代末期和2000年以后的事。若讀者在2000年之前或更早去米國研究型大學工學院中的計算中心和實驗室訪問或學習工作的話，見到的都是一排排的UNIX工作站，根本沒有PC。雖然Windows在辦公等日常工具上后來居上占據了主導地位，但像EDA工具這樣的工程軟件依然繼續延續在UNIX及后來的Linux平台上開發和應用，多數並未被移植到Windows平台上。因為UNIX及后來的Linux所具有的真正多用戶分布式系統（微軟Windows不是真正的多用戶系統！）等特點特別適合工程及科技軟件。而隨着Linux系統逐步取代UNIX系統，EDA工具現在也基本上全面移植轉移到了Linux平台上。例如Cadence的計算平台路線圖的規划所示，除了原先收購進的OrCAD還在使用Windows外，其他工具都已經移植轉移到了Linux平台，而以前的UNIX平台如HPUX、Solaris、SunOS等現在都已經終止使用，IBM的AIX平台也只在某些合同下繼續開發某些特定EDA工具。從這里也可以為在校學習集成電路設計的學生們指明一條路，即若准備將來在集成電路行業中開拓職業事業的話，就必須熟練掌握Linux這個必備的系統工具。現實是Linux（Andoid）和UNIX（iOS）已經在移動設備上占據了主導地位，所以即便不准備在集成電路這個行業開辟職業事業，熟練掌握Linux也會在其他行業中取得職業事業的發展機會。

        下面將2017年初版Cadence全套EDA工具按照Cadence的官方分類共六大類EDA完整列表如下。

        工具列出的格式為：工具全名稱:工具代號及版本號 (當前的安裝版本)。

Custom IC Design:

• Integrated Circuit (Virtuoso): IC 6.1.7 (IC06.17.708_Hotfix)

• Integrated Circuit (Advanced Node Virtuoso): ICADV 12.3 (ICADV12.30.700_Base)

• Spectre Circuit Simulators: SPECTRE 16.1 (SPECTRE16.10.187-ISR1_Hotfix)

• Virtuoso IP Foundation Characterization: LIBERATE 15.1(LIBERATE15.15.070_Hotfix)

Design for Manufacturing:

• Assura Physical Verification: ASSURA 4.1 (ASSURA04.15.108-617_Hotfix)

• Extraction Tools (Quantus QRC): EXT 16.1 (EXT16.10.000_Base)

• Physical Verification Systems: PVS 15.2 (PVS15.21.000_Hotfix)

• Manufacturability and Variability Sign-Off: MVS 16.2 (MVS16.20.000_Base)

Digital IC Design:

• Encounter Conformal: CONFRML 16.2 (CONFRML16.20.140_Hotfix)

• Genus Synthesis Solution: Genus 16.2 (GENUS16.20.000_Base)

• Innovus Implementation System: Innovus 16.2 (INNOVUS16.20.000_Base)

• Joules RTL Power Analysis: Joules 16.1 (JLS16.15.000-ISR5_Hotfix)

• Modus Test Solution: Modus 16.2 (MODUS16.20.000_Base)

• Silicon Signoff and Verification (Tempus/Voltus IC):SSV 16.2 (SSV16.20.000_Base)

• Stratus High-Level Synthesis: STRATUS 16.1 (STRATUS16.16.100_Update)

Functional Verification:

• Indago Debug Platform: INDAGO 2016.11 (INDAGOMAIN2016.11.001_Base)

• JasperGold Apps: JASPERGOLD 16.0 (JASPERGOLD16.12.000-INCISIVE1520_Base)

• Metric-Driven Verification: MDV 20161.11 (MDVMAIN2016.11.003_Hotfix)

• RocketSim Parallel Simulation Engine: RockSim 16.1 (ROCKSIM02.00.021_Update)

• Verification IP: VIPCAT 11.3 (VIPCAT11.30.045_Update)

• Xcelium Verification Platform: XCELIUM 2016.11 (XCELIUMMAIN2016.11.001_Base)

Silicon-Package-Board Co-Design:

• Allegro ECAD-MCAD Library Creator: SPBS 17.2 (SPBS17.21.000_Base)

• Allegro Sigrity: SIGRITY 2017 (SIG17.00.000_Base)

• OpenPOWER Compliance Kits in Sigrity2017: (SIG17.00.000-MODEL_OpenPOWER_Library)

• Silicon-Package-Board Co-Design: SPB 17.2 (SPB17.20.009_Hotfix)

Verification Accelerator and Emulator:

• Memory Model Portfolio: MMP 16.1 (MMP16.10.000_Base)

• Palladium Applications: PDAPP 16.1 (PDAPP16.10.000_Base)

• Protium Rapid Prototyping Platform. Protium 16.1 (PTM16.10.000_Base)

• Palladium XP (Unified Xccelerator Emulator): UXE 15.1 (UXE15.10.000_Base)

• Palladium Z1 (Verification Xccelerator Emulator): VXE 16.1 (VXE16.10.000_Base)

Cadence Help Tools: (CADENCEHELP02.30.006_Tools)

       

        現在對2017年初最新版Cadence全套工具各個工具的功用和技術性能特點做一概略分析，並與其他主流EDA廠商的對應產品做比較。眾所周知，Cadence是EDA（Electronics Design Automation電子設計自動化）產業界的頭號廠商，EDA三巨頭（Cadence，Synopsys和Mentor Graphics）中的老大（國內用戶似乎對Synopsys更熟悉）。它的眾多EDA工具在IC集成電路芯片和PCB電路版的設計與驗證流程中在業界占據領先地位，其他廠商的EDA工具產品在與其競爭中有成功也有失敗。下面也是按照Cadence的官方六大分類分別對其中的各個EDA工具進行分析比較。

Custom IC Design定制芯片設計

• Integrated Circuit (Virtuoso): IC 6.1.7 (IC06.17.708_Hotfix)

        IC617是Cadence知名的Virtuoso定制芯片設計工具套件，在定制芯片設計中占據統治地位——Virtuoso在全定制芯片（Full Custom）和AMS（Analog Mixed Signal）混合信號芯片/版圖（Layout）工具市場上占據接近80%的市場份額！Virtuoso是絕大多數定制芯片設計用戶所尋求的工具（EDA of Choice）。Cadence在定制芯片設計市場上的影響如此之大，以至於各個主流芯片代工廠商Foundries基本上都專門為其開發PDK供給芯片設計客戶使用。有許多人將IC Virtuoso這工具套件用作純粹模擬/射頻設計用途，這其實只用到了其中的一部分能力。Virtuoso最大的功用還是在混合信號（數字模擬——即Mixed Signal）芯片設計上，但也可以用作全定制數字（Full Custom Digital）芯片設計（是的，Virtuoso可以用來設計全定制數字芯片！——這就是為何Virtuoso包含了Verilog/VHDL以及Digital Implemantion等工具/功能在內。國內芯片設計業似乎大都對此並不是很清楚）！Virtuoso包括了前端到后端的全流程設計功能。與其他工具如多模仿真工具和物理驗證工具等結合在一起使用構成了完整的定制芯片設計流程。需要指出的是Cadence每月都對其EDA工具中的某些工具進行升級，包括程序中的錯誤修正(bug fixings)和功能改進（很多都是用戶建議的改進）等。大部分新功能的增加或舊功能的去除都是逐步漸進式（incremental）通過Hotfix版完成的。對Virtuoso來說通常是二至三個月出版一個Hotfix版進行升級。

        IC617 Virtuoso的最大改變是引進了ADE（Analog Design Environment模擬設計環境）全新的三個工具：ADE Explorer，ADE Assembler，和ADE Verifier，用來替換以前版本中的ADE-L，ADE-XL和ADE-GXL。這里ADE Explorer和ADE Assembler取代了ADE-L，ADE-XL和ADE-GXL，而ADE Verifier則實際上可以稱為ADE Planner，是一個模擬設計項目的規划管理工具。Cadence在此實際上將原來舊版本中的ADE-L和ADE-XL整合為ADE Explorer，而ADE Assembler則整合了原來的ADE-GXL。新版Virtuoso的其他主要部分（包括schematic，layout，AMS等工具）與之前的版本基本沒有做巨大的更改（但小變動在每個Hotfix升級中則是經常發生的）。

        Virtuoso的ADE是模擬設計和SPICE仿真圖形界面事實上的業界標准。正因為如此，Cadence采取了不少手段以從中賺取更多利潤。例如Cadence從IC6.1版起，將“標稱值”SPICE仿真任務（單一特定條件與排錯）與“多重”SPICE仿真任務（corners，sweeps，Monte Carlo）分離開來，形成一個三重價格體系模型再加上一個以每日每次使用記價的令牌（token）系統，讓用戶從ADE-L到ADE-XL再到ADE-GXL一級一級地支付更多的license許可證費用。而這一切nominal/corners/sweeps/monte carlo在舊版IC5.1.41中用戶是一同完成的，並且還沒有令牌系統在其中跟你玩。這個L-XL-GXL分離自然而然地惹惱了不少用戶，給了競爭對手在定制芯片設計EDA上一個翻身的機會。只可惜其主要競爭對手不給力，基本沒有拿出過硬的EDA產品來翻盤。例如Synopsys多年前發布的對應競爭工具Custom Designer就是一個不折不扣的失敗嘗試，雖然Custom Designer做得看上去像一個Virtuoso超級集合，但並沒有因此贏得多少用戶。現在Synopsys經過幾年的收購（包括SpringSoft的Laker全套定制工具家族，Ciranova的Helix placer，和Magma的整套東西）后，將所有這些購進的東西打包整合在一起成為它新的Custom Compiler工具。所以Custom Compiler就是一個Laker加上Helix加上其他一些東西的重新包裝，要用這樣產品來吸引原本就異常穩固的Virtuoso龐大用戶群基本盤恐怕是非常艱難的搏斗。在Mentor Graphics方面，也是通過收購諸如Pyxis，Tanner和Berkeley Design Automation(BDA)來試圖滲透進定制芯片設計市場，但這些工具都缺乏類似Virtuoso中的ADE和layout版圖等工具相似且完整的功能。Pyxis現在的方向基本上是做MEMS。而Tanner雖然給Mentor Graphics帶來了一些客戶，但絕大多數是低端設計或者是那些要便宜EDA工具的小公司。BDA的ACE看上去有希望，但還缺少類似Virtuoso的ADE那樣的完整性能。總之，在定制芯片設計EDA市場上Cadence的Virtuoso基本盤非常穩固，其競爭對手都比較弱。而且新版ADE將舊版ADE中分離的標稱值/corners/sweeps/蒙特卡羅/參數對比等功能都整合在ADE Explorer中，如此對芯片設計用戶來說也就更具吸引力了。

        Virtuoso的Voltus-Fi工具是在Virtuoso環境內與Quantus QRC（參見DFM設計大類EDA中的介紹）和SPECTRE（見下面的Spectre Circuit Simulators介紹）一同用於晶體管級noise/power signoff的工具。當前已經能夠用於台積電的10nm/7nm節點工藝。其競爭對手是Ansys收購的Apache的Totem和Synopsys的HSim-PWRA。

        Virtuoso的Analog Assisted Automation（模擬輔助自動化）功能就是畫板上的Modgens。現在有了新的模式編輯器（pattern editor）和內置定制布線。

        Virtuoso的IPVS在定制設計的運行中做signoff驗收DRC檢查，在Virtuoso中僅做瞬時DRC。能在16/14/10/7nm的FinFET/FD-SOI流程中做DPF奇回路檢測並給設計者改進提示。注釋瀏覽器交叉探查。

        Virtuoso的版圖EAD工具不需要LVS即可在設計內做實時RC提取。配有隨機游動電容處理器，EM檢查，電阻有限元網格化，電流限制/預算檢查。還能在部分完成的版圖上做寄生參數的重新仿真。版圖工程師能夠從版圖得到立即反饋從而避免“rip and repair”綜合症。EAD新功能還包括“電驅動”布線。Virtuoso的主要競爭對手Synopsys也試圖在它的Custom Compiler工具中拷貝Cadence所有這些理念，但迄今為止Custom Compiler還沒有能找到一線大客戶。

• Integrated Circuit (Advanced Node Virtuoso): ICADV 12.3 (ICADV12.30.700_Base)

        ICADV就是IC Virtuoso在先進節點工藝制程（20nm以下節點工藝）上的版本。針對20nm以下節點工藝制程的定制芯片設計要用ICADV這個版本的Virtuoso，而不能使用IC Virtuoso。當前這個最新版本ICADV123能夠用於最新7nm節點工藝制程的定制芯片設計——當然目前這只是少數幾個有此財力物力人力的芯片設計大公司才利用最新7nm節點工藝制程了。ICADV可以做FinFET版圖設計、根據track進行布線、row定義，SADP着色和MPT。

• Spectre Circuit Simulators: SPECTRE 16.1 (SPECTRE16.10.187-ISR1_Hotfix)

        這是Cadence的多模式仿真工具（Spectre，Spectre APS，Spectre XPS，Spectre RF等）用於定制芯片的前端設計和后端設計中的仿真，與Virtuoso一起使用。從16.1版開始，工具的名稱代號改稱為SPECTRE，而MMSIM則是15.1版及其之前版本的代號。所有其中相關工具名稱也因此全部重新命名，例如原來名稱為Virtuoso Spectre Circuit Simulator，現在改為Spectre Classic Simulator等等諸如此類。
Spectre XPS為FastSPICE工具可用於存儲器設計。其benchmark基准測試要比Synopsys的HSPICE快3到4倍吞吐率。為多核運行，能按需智能快速或精確分區。

        對北美芯片設計工程師（2015年317人，2016年246人）做的問卷調查（由加拿大一家EDA初創企業Solido Design Automation發起和資助的調查）顯示的SPICE仿真在業界的使用狀況：

       

        可見不論是在芯片設計企業內部實際使用情況還是芯片設計工程師的主觀意識里，Cadence的SPICE工具都是市場領先的仿真工具。
這同一個問卷調查還有SPICE在不同節點工藝上的分布情況：

        其中幾乎20%的SPICE是用於大於90nm節點的老工藝，因為20%的定制芯片是用於醫療設備、產品目錄部件、工業控制器、手機基站、軍用芯片等用途。這類芯片不需要先進的節點工藝，因此這些用途芯片使用成熟節點工藝，因為它們更便宜！

 

        同時芯片設計使用的節點工藝有兩大轉移。一是從65nm轉移至40nm，例如物聯網和汽車芯片應用。另外就是芯片代工廠商在做低功耗40nm工藝版的65nm老芯片，例如台積電的40LP和GF的40LP。二是從28nm轉移至16nm和10nm高性能FinFET芯片。這類芯片主要是類似蘋果、高通、英特爾、英偉達、三星這類大品牌用於移動或高性能計算。總之，芯片設計主要依據應用場景以及成本來選擇使用的節點工藝制程。先進節點工藝並不適用於所有應用，因而使用先進節點工藝設計的芯片在全體芯片應用中只占大約40%左右。

        Spectre的簡要來歷：Spectre是由Ken Kundert在SPICE的誕生地伯克利加大讀博士時創作的（其導師是Alberto Sangiovanni-Vincentelli教授——他也是EDA兩大巨頭Cadence和Synopsys的聯合創始人Co-Founder！）。他取得博士后在Cadence領導開發了Spectre工具家族的主要部分，如Spectre、SpectreHDL、SpectreRF以及Verilog-A、Verilog-AMS、VHDL-AMS語言。知名的網絡社區Designer's Guide Community也是由他聯合創辦的。

• Virtuoso IP Foundation Characterization: LIBERATE 15.1 (LIBERATE15.15.070_Hotfix)

        28nm及以下先進節點工藝制程的芯片設計需要用到許多附加的單元庫views（多電壓，多溫度，增長的corners數目....），所以生成及維護所有這些單元庫views在芯片設計流程中成為主要瓶頸問題。LIBERATE就是用於在先進節點工藝上為復雜的Soc芯片生成這些標准且復雜的單元庫。這個工具原自Cadence收購的Altos設計自動化公司。

定制芯片設計流程：

 

Design for Manufacturing（DFM）可制造性設計

• Assura Physical Verification: ASSURA 4.1 (ASSURA04.15.108-617_Hotfix)

        Assura物理驗證工具，用於芯片設計（包括前端和后端）流程中的DRC、LVS。

• Extraction Tools (Quantus QRC): EXT 16.1 (EXT16.10.000_Base)

        Quantus QRC為芯片寄生參數提取工具。其用戶包括41個FinFET客戶和3個FD-SOI客戶。可在Virtuoso和Innovus環境內設計時運作。能用於二次暴光，3D-IC，16/14/10/7nm節點工藝建模。具備分布式處理，netlist縮減。競爭對手為Mentor Graphics的Calibre-xACT以及Synopsys的Star-RCXT。

• Physical Verification Systems: PVS 15.2 (PVS15.21.000_Hotfix)

        物理驗證系統。這是Assura的升級換代產品，用於45nm以下節點工藝芯片設計流程中的DRC、LVS、XOR（LVL）、FastXOR、ERC、PERC、SVS。

        以上工具中的物理驗證功能（DRC/LVS）在芯片設計行業（特別是在芯片設計的sign-off驗收完工階段）通常都是用Mentor Graphics的Calibre工具代替，Calibre是芯片設計物理驗證工具市場上的主導工具。當然Cadence的物理驗證工具也有自己的特色，比如PVS中包含了MaskCompose，QuickView

• Manufacturability and Variability Sign-Off: MVS 16.2 (MVS16.20.000_Base)

        可制造性和可變性驗收工具。這個工具中包含Litho Physical Analyzer，LDE Electrical Analyzer，CMP Predictor等工具。

        LDE Electrical Analyzer用於優化和控制版圖依賴效應（LDE）的影響，例如應力或阱鄰近效應對設計性能的影響。這個工具直接插入到用戶現存的定制模擬設計、IP設計、和基於單元的數字設計流程中幫助加速時序收斂。

        Litho Physical Analyzer用於檢測和矯正光刻熱點等傳統物理驗證工具所忽略的可制造性問題以改進系統和參數的良品率並滿足代工廠的DFM要求。

        CMP Predictor預測化學機械拋光（CMP）的變化及其在設計上對整個層疊的影響，檢測影響良品率的熱點並生成改進指導。

        以上工具都與Cadence的定制和數字設計平台緊密集成在一起幫助改進芯片設計的DFM。

 

Digital IC Design數字芯片設計

• Encounter Conformal: CONFRML 16.2 (CONFRML16.20.140_Hotfix)

        工具包括等效檢查、功能工程修改、低功耗設計驗證優化、約束設計。

        Conformal ECO Designer為“最后一刻難解的ECO面積”產生擁塞感知的ECO。高通、博通、意法半導體都是這工具的用戶。

        Conformal Low Power從RTL到晶體管級做等效檢查，支持IEEE 1801。客戶包括ARM、高通、博通、Marvell等。

• Genus Synthesis Solution: Genus 16.2 (GENUS16.20.000_Base)

        Genus是大規模並行RTL和物理綜合工具。聲稱比競爭對手Synopsys的Design Compiler快5倍，用戶包括德州儀器、ImgTec等。

• Innovus Implementation System: Innovus 16.2 (INNOVUS16.20.000_Base)

        Innovus為Cadence於2015年發布的全新版數字芯片P&R布局布線版圖設計工具，替代以前的Encounter平台。謠傳稱蘋果曾經秘密地對Innovus進行benchmark基准測試與Synopsys的ICC2做比較，對比后蘋果在其芯片設計中轉而使用Innovus。后來Cadence的CEO陳立武在公司年報會議上宣稱一家國際知名的公司與Cadence簽署了5年EDA服務合同，這是Cadence近些年中曾經有過的最大合同。人們都在猜測這家大公司就是蘋果。一些工程師在公開場合評論說Innovus在16nm/14nm節點工藝上表現良好，在10nm節點工藝中新的雙重/三重/四重模式數字着色版圖問題上取得成功，而Synopsys的ICC2對此類問題還無法應對。而后歐洲知名的半導體研發機構imec在其世界首個5nm芯片流片過程中只用Cadence的Innovus、Tempus和Virtuoso以及Mentor Graphics的Calibre，而根本不用Synopsys的ICC/ICC2和PrimeTime。在過去一年多里，Cadence的市場部門忙着對外宣稱Innovus用新的Power Opt具備10-15%更好的PPA（Performance, Power, Area——性能、功耗、面積），用GigaPlace具備20%更好的布局QoR，還能與Virtuoso深度掛鈎設計A/D芯片，諸如此類。還報道華為海思使用Innovus為其芯片減少了20%面積，東芝的芯片減少了16%面積並減少了25%功耗等等。Innovus目前已經可以用於10nm/7nm節點工藝。Innovus用戶包括高通、英偉達、意法半導體、博通、華為海思、ARM、法拉第、NXP等。

        Innovus-PVS用於signoff驗收DRC/LVS、PERC、Innovus集成內全金屬填充、DFM填充、全多重暴光顏色分解。與Virtuoso （IPVS）緊密集成。已取得台積電/聯電/英特爾/GlobalFoundries的65nm至7nm節點工藝的認證。Innovus-PVS的基於track填充已經用於16/14/10nm節點工藝的生產。據稱具備5至10倍快速ECO填充，4至5倍的快速全芯片填充。

• Joules RTL Power Analysis: Joules 16.1 (JLS16.15.000-ISR5_Hotfix)

        RTL功率分析工具Joules是RTL功率計算器。

• Modus Test Solution: Modus 16.2 (MODUS16.20.000_Base)

        Modus診斷與測試工具，可做掃描插入、壓縮、ATPG、邏輯和存儲器BIST、PMBIST。壓縮比率達400倍。用戶包括德州儀器、Microsemi、GlobalFoundries、Sequans等。Modus是Cadence試圖沖擊占據診斷測試這個小市場主導地位的Mentor Graphics的TestKompress。

• Silicon Signoff and Verification (Tempus/Voltus IC): SSV 16.2 (SSV16.20.000_Base)

        這個工具套件包括兩個部分：Tempus Timing Signoff Solution和Voltus IC Power Integrity Solution。Tempus為芯片信號完整性（Signal Integrity）分析工具，Voltus為芯片電源完整性分析工具。

        Tempus是與競爭對手Synopsys的PrimeTime競爭的產品。PrimeTime在STA（Static Timing Analysis）靜態時序分析工具市場上占據壟斷地位——差不多87%占有率。對5千萬個晶體管的設計，PrimeTime在8個CPU上要花8.5小時，而Tempus在32個CPU上僅花費58分鍾。Tempus能為20/16/14/10nm布局規則在MCMM時序優化中生成合法布局指令，能每小時處理1億例晶體管，不需要布局工具來認可ECO。Tempus是業界首個全分布式大規模並行STA工具，已經在16/14/10nm工藝上得到認證，並且為7nm准備就緒。Tempus還能與Quantus QRC一起在Virtuoso環境內做靜態時序分析。Tempus用戶包括了高通、德州儀器、博通、意法半導體、NXP、ARM、夏普、LG這樣的企業。

        Voltus-DP是全芯片signoff驗收工具。可做電壓降、Power-Grid-Views、ECO。可在幾百個CPU陣列（CPU Farm）上大規模並行處理十億級晶體管。能與Cadence其他工具Tempus、Innovus協同運行以及Sigrity在芯片/封裝/電路板協同進行聯合設計運行。在兩個用戶做的benchmark基准測試中贏取主要競爭對手Ansys收購的Apache的RedHawk。Voltus的一個早期用戶在其一個大型ARM芯片設計中將運行時間從9天減至1天。Voltus用戶包括德州儀器、英偉達、意法半導體、華為海思、ARM、台積電、NXP、LGE、展迅等企業。

• Stratus High-Level Synthesis: STRATUS 16.1 (STRATUS16.16.100_Update)

        Stratus HLS是ASIC、SoC、FPGA設計的高層次綜合平台。讓用戶能夠從抽象的SystemC、C或C++模型中快速地設計和驗證RTL實現，生成的Verilog RTL可以被Genus或者Synopsys的Design Compiler很容易地消化利用。能做控制邏輯和數據通道。通過與Innovus布局布線掛鈎，Stratus HLS據說能夠早在SystemC/C/C++原碼中就能看到布局布線的擁擠阻塞問題。Cadence聲稱Stratus HLS比競爭對手Mentor Graphics的Catapult HLS有更高精確度。Stratus HLS的用戶包括三星、LG、索尼、東芝、富士通、理光、Socionext、瑞昱半導體等公司。Stratus HLS原自Cadence收購的Forte設計系統公司。

數字芯片設計流程：

混合信號芯片設計流程：
        傳統上混合信號芯片設計有兩大方式：AoT和DoT。以模擬設計為主而集成少量到中等數量的數字邏輯時（即俗稱的Big A，Little D——A/d），使用schematic驅動的AoT方式流程。以數字設計為主而引進模擬/混合信號IP時（即俗稱的Big D，Little A——D/a），使用netlist驅動的DoT方式流程。

        Cadence針對混合信號芯片設計引進了一種先進的聯合設計（Co-Design）方式：MSoT，通過OpenAccess（OA）數據庫將Virtuoso平台與Innovus平台對接在一起，幫助模擬設計團隊和數字設計團隊有效地實現復雜的混合信號芯片設計。

        其他EDA廠商都在模仿Cadence這種思路，但它們的EDA產品都還沒有達到Cadence在混合信號芯片設計EDA市場上的所擁有的程度。

 

Functional Verification數字芯片設計的功能驗證

• Indago Debug Platform. INDAGO 2016.11 (INDAGOMAIN2016.11.001_Base)

        Indago排錯調式平台從Cadence工具運行的logs中挖掘數據，將大數據捕獲加入到根源分析中，以突出產生原先出錯的因果關系和相關性。其理念是挖掘數據以盡量少做重復仿真。其競爭對手是市場領先的Synopsys的Verdi3。Indago用戶包括IBM、HP、博通、英特爾、LSI、高通、Marvell、三星、日立等。

• JasperGold Apps: JASPERGOLD 16.0 (JASPERGOLD16.12.000-INCISIVE1520_Base)

        JasperGold是形式驗證工具市場上占據支配地位的明星產品，在第三方用戶調查中被評為形式驗證工具的第一名：“JasperGold是所有形式驗證工具（包括Cadence的IFV、Synopsys的VCS Formal和Mentor Graphics的Questa Formal等）中具備最佳運行時間和容量的一個”，“JasperGold的Visualize debug是同類中之最”....。JasperGold現在有13個應用Apps。JasperGold 2016版比JasperGold 2015版在性能上又有了很大的提升。JasperGold用戶包括高通、德州儀器、博通、Marvell、ADI、英偉達、意法半導體、三星、索尼等知名企業。這工具原自Cadence於2014年收購進的Jasper Design Automation。Jasper的CEO為Kathryn Kranen，是EDA業界的一個傳奇女性。她兩次領導兩個EDA創業企業取得成功，將新型驗證技術引入EDA產業界，一次是Verisity, Ltd的驗證自動化方案，包括Specman Elite testbench，另一個就是這個Jasper的形式驗證的先驅技術。而且最后這兩家公司都被Cadence收購了。

• Metric-Driven Verification: MDV 20161.11 (MDVMAIN2016.11.003_Hotfix)

        這個工具是原來Incisive中的驗證規划和管理工具vManager和IMC，現在獨立出來單獨發行。

• RocketSim Parallel Simulation Engine: RockSim 16.1 (ROCKSIM02.00.021_Update)

        這是Cadence去年（2016）收購的以色列創業企業Rocketick的新型驗證仿真加速引擎，以色列的這伙EDA研發人員花了9年時間搞出了這個多線程並行仿真工具。這是當前Verilog RTL仿真器市場上領先的明星產品。它的benchmark基准測試比Cadence的Incisive、Synopsys的VCS以及Mentor Graphics的Questa快了23倍。能夠做門仿真和RTL仿真。能在2小時內編譯10億個門。全System Verilog並加速SVA。RocketSim通過PLI接口接入Cadence的Incisive、Synopsys的VCS以及Mentor Graphics的Questa進行驗證仿真。

        本來在Cadence、Synopsys和Mentor Graphics內部也都有多線程並行研發項目超過6年以上，但它們都沒有鼓搗出什么結果。唯一另一個工具是Mentor Graphics於2013年收購了Axiom，但也沒有奏效，Axiom只在某些設計上有用，其他設計都於太多事件而被壓垮了。所以Cadence最后索性收購了這家以色列EDA公司，將這RocketSim超級仿真加速器納入自己的囊中。而Synopsys則還在繼續搞它的Cheetah VCS，但按照它自己的估計也還要2年以上才能搞出來。而且這Cheetah VCS還要用Nvidia英偉達的GPU特殊硬件，而不是像RocketSim那樣使用x86_64的通用CPU，這對許多用戶應用來說也是個妨礙。

        邏輯仿真已經經過了兩代：第一代是演繹仿真（interpreted simulation），第二代是編譯仿真（compiled simulation）。現在到了第三代：並行仿真（parallel simulation）。而Rocketick就是在並行仿真上突破了關鍵技術。

 

• Verification IP: VIPCAT 11.3 (VIPCAT11.30.045_Update)

        驗證使用的各種IP，包括收購的Denali的VIP，收購的Verisity的Specman "e" VIP。VIP包括AMBA 5 CHI，eMMC 5.0，HDMI 2.0，LPDDR4，MIPI C-PHY，MIPI CSI-3，MIPI SoundWire，Mobile PCI Express，PCI Express Gen 4，USB SuperSpeed Inter-Chip，Wide I/O 2，Ethernet　25G/50G，HBM，HMC，MIPI DSI-2，WiFi MAC。VIPCAT用戶包括高通、博通、HP、IBM、英特爾、LSI、Marvell、三星、日立等企業。其競爭對手Mentor Graphics的Questa Verification IP在用戶調查中處於遙遙領先地位。

• Xcelium Verification Platform: XCELIUM 2016.11 (XCELIUMMAIN2016.11.001_Base)

        這是Cadence將Incisive的C原碼與RocketSim的C原碼整合起來重新編寫成為GNU C++的全新版驗證平台，用來替代原來的Incisive驗證平台。這個全新版驗證平台由於具備了RocketSim上面所介紹的驗證加速特性，驗證性能有了飛躍性進步。現在5千萬門（Little Boy小孩級別）可綜合System Verilog RTL的設計，Xcelium在8核Linux機器上運行比Incisive在單核Linux機器上運行快4倍。而對於4億門（Fat Man胖子級別）的設計，Xcelium在6核機器上運行要比Incisive快9.3倍。也就是說，具備測試台激勵最大活躍度的設計的規模越大，Xcelium的加速性能也越大。當4億門胖子做高活躍度DFT（Design For Test可測試設計）門級仿真時，Xcelium要快30倍！此外由於集成為一體，所以RocketSim在Xcelium中繞過了原先Incisive需要PLI接入這個瓶頸。

        Incisive的各個程序指令在當前Xcelium版本中還能兼容繼續使用，但在未來Xcelium升級版中將逐步被淘汰。Xcelium（以及Indago和MDV）現在分為Main Release主發布版和Agile Release靈活發布版。Agile版每月或更短時間進行升級以更快地改進工具（bug fixings等），而Main主發布版則要更長時間升級。

數字芯片設計及驗證流程：

        Cadence的數字系統驗證開發組合套件功能分布圖，這里圖示了個各部分功能所使用的工具。例如仿真工具包括了Incisive（現在為Xcelium），RocektSim，Specman這些仿真工具，而形式與靜態驗證工具則包括了JasperGold，IFV（Incisive Formal Verification），IEV（Incisive Enterprise Verifier）這些驗證工具，等等：

 

Silicon-Package-Board Co-Design芯片-封裝-電路板聯合設計

• Allegro ECAD-MCAD Library Creator: SPBS 17.2 (SPBS17.21.000_Base)

        ECAD-MCAD（電子CAD-機械CAD）單元庫的制作工具，用於ECAD-MCAD聯合設計。

• Allegro Sigrity: SIGRITY 2017 (SIG17.00.000_Base)

        Allegro信號完整性/電源完整性（SI/PI）工具，是高速PCB電路板和IC集成電路封裝的分析工具，對芯片/封裝/電路板進行信號和電源完整性進行分析。這工具原自Cadence收購的Sigrity。

• OpenPOWER Compliance Kits in Sigrity2017: (SIG17.00.000-MODEL_OpenPOWER_Library)

        這是Sigrity的Model Library中的分離出來單獨包裝的（因為其超過1.2GB），安裝只需將其直接放進Sigrity的Library目錄。

• Silicon-Package-Board Co-Design: SPB 17.2 (SPB17.20.009_Hotfix)

        正如名稱所示，SPB是芯片/封裝/電路板的聯合設計工具套件，而不僅僅是Allegro PCB電路板的設計工具。許多人將這個工具僅作為PCB電路板設計工具，只用到了其中的一部分功能。例如芯片設計企業可以利用其中的封裝設計工具SiP(System in Package）將不同材料或不同工藝制程的芯片封裝成為一個芯片。比如說將不同材料設計的射頻芯片（例如高性能GaN材料設計的功率放大器PA）與CMOS數字芯片封裝成一個芯片。

        SPB的OrbitIO工具：芯片/封裝/電路板通過OrbitIO互聯設計工具進行聯合設計。

 

Verification Accelerator and Emulator驗證加速器及模擬器

• Memory Model Portfolio: MMP 16.1 (MMP16.10.000_Base)

• Palladium Applications: PDAPP 16.1 (PDAPP16.10.000_Base)

• Protium Rapid Prototyping Platform. Protium 16.1 (PTM16.10.000_Base)

• Palladium XP (Unified Xccelerator Emulator): UXE 15.1 (UXE15.10.000_Base)

• Palladium Z1 (Verification Xccelerator Emulator): VXE 16.1 (VXE16.10.000_Base)

        此大類EDA是Cadence針對Incisive驗證的硬件加速系統，用戶需要購買Cadence的Palladium硬件加速系統，分別是Palladium XP系統和Palladium Z1系統，以及FPGA原型開發卡用於上面列出的Protium快速原型開發平台。整個系統相當於Cadence特制的服務器系統，對於大多數中小芯片設計企業來說其成本過於高昂，不值得投資，故在此不做更多介紹。

        再來說一下EDA工具培訓。EDA工具的培訓對芯片設計企業來說是非常重要的一環，許多中小型企業往往忽視對設計人員做必要的EDA工具培訓，讓設計人員即刻上崗從事芯片等設計工作。這往往會與企業預期相反，造成設計項目的延誤等事倍功半的反效果，形成投入產出的損失。EDA工具培訓的最佳手段是使用EDA廠商原始官方的全套培訓素材，例如EDA廠商的培訓視頻、培訓實驗課件RAKs（Rapid Adoption Kits）等，如此能加快受培訓人員對EDA工具的融入和掌握，提升設計效率。畢竟EDA原本就是為了提升設計的效率而產生和發展的。此外Cadence還提供其專有的SKILL程序的各種scripts供用戶在其各種EDA工具中使用。