ISE testbench內for循環

Q1: 在編寫testbench時，需要對輸入不停的賦值。然而不停的#20 data_in = ... 明顯不現實。故希望用一個for循環來實現不停輸入。

A1: 在一個initial里面新建一個reg， 位數根據需要來去確定。注for循環中，verilog語法不支持自加。

initial
    begin: apply_stimulus 
        reg [7:0] invect;
        for (invect = 0; invect < 255; invect = invect + 1)
            begin
                #20 $display ("data_in = %b", data_in);
                data_in = invect[7:0];
            end
        
    end