ISE testbench内for循环

Q1: 在编写testbench时，需要对输入不停的赋值。然而不停的#20 data_in = ... 明显不现实。故希望用一个for循环来实现不停输入。

A1: 在一个initial里面新建一个reg， 位数根据需要来去确定。注for循环中，verilog语法不支持自加。

initial
    begin: apply_stimulus 
        reg [7:0] invect;
        for (invect = 0; invect < 255; invect = invect + 1)
            begin
                #20 $display ("data_in = %b", data_in);
                data_in = invect[7:0];
            end
        
    end