1、新建工程項目，填寫項目存儲路徑和工程名，不要出現中文路徑
2、添加已存在文件（可選），在【File name】下選擇已經存在的工程項目，利用【Add】或【Add all】命令添加文件到新工程，點擊【Next】
3、選擇芯片類型，這里我選擇ALtera公司的CycloneⅡ系列，208管腳，並在【devices】下選擇具體芯片型號，點擊【Next】
4、設置仿真器和描述語言，【Simulation】下選擇仿真工具Modelsim，描述語言為Verilog HDL，點擊【Next】
5、顯示設置信息，顯示了項目路徑，項目名，頂層文件，芯片系列型號等設置信息，在檢察符合需要后點擊【Finish】。
6、新建一個Verilog HDL File文件，這里寫了一個簡單的與門程序，命名最好與工程名一致
7、分析綜合一下，確定無誤后繼續
8、創建test bench模板，Processing > Start > Start Test Bench Template Writer
9、通過file >open >simulation >modelsim >找到.vt的文件打開（把文件類型改為全部文件），修改testbench加入激勵信號（輸入信號）
10、保存，編譯，在仿真之前先要設置一下，Assignment > EDA Tool Settings ，點擊Simulation,在NativeLink setting下，選擇Compile test bench標簽，單擊Test Benches按鈕
11、填寫測試文件名。Test Bench Name 就是測試腳本的名字，在這里是and_gate_tb；Top Level Module in text bench 是在測試腳本中頂層模塊的名字，在這里是and_gate_tb，Design instance name in text bench 就是在測試腳本中例化的名字，在本例中是：i1，設置仿真時間為1us，然后添加文件，點擊三個ok退出
12、仿真，Tools -> Run EDA Simulation -> EDA RTL Simulatiom。
13、仿真結果如下：
可以看到仿真波形符合與門的性質，只有當a和b同時為1時，輸出信號c才為1。