好久都沒有發布自己的博客了，因為最近學校有比賽，從參加到現在都是一臉懵逼，幸虧有bingo大神的教程，讓我慢慢走上了VIP之旅，bingo大神的無私奉獻精神值得我們每一個業界人士學習，向bingo致敬。之前一直沒有發布博客，是因為比賽實在是太麻煩了，像我這種學習能力又不是很強，智商也不是很高的...所以大部分時間都在忙比賽上，可以說是從零學起，我們實驗室偏向xilinx，最近發現有幾個比較高端的板子，來了興趣，還是等暑假有時間在學習吧。在學校我就盡量保持每個月都發布一次博客，給自己做一個總結。最近為了比賽一直在用QuartusII13.0，所以把之前做的筆記整理一下發出來，以防以后忘記。
Quartus13.0使用教程詳解（由於這不是我一次編寫完成的所以有些圖可能不符，但是基本流程是正確的）
雙擊桌面圖標
打開點擊create new project
輸入工程名
Create？ Choose yes
直接next
按如圖所示參數選擇，然后next
這里選擇仿真工具modelsim-altera語言選擇verilog HDL，然后next
這是總結界面可以查看自己選擇的選項是否正確。然后finish
點擊文件選擇新建，選擇verilog HDL文件，OK
編輯好文件后選擇保存，我這里是用的notepad++寫的所以文件名貌似不能改動，所以只能等文件寫完之后改動就行了，為了保持連貫性所以現在把編輯器改回來
然后將代碼寫進文件，點擊file 選擇save as
修改工程名，點擊保存
然后開始編寫工程了，我這里編寫的是一個流水燈工程
點擊這里，分析和綜合，點擊紅色箭頭旁邊的按鈕是編譯。在不進行下板子之前，點擊編譯檢查正誤。
出現了3個error，修改完成后，再次編譯，直到沒有error，這里我就不上圖了。。。
然后再重復上面新建文件的方法新建一個測試文件led_water_tb，測試文件寫好之后就可以進行仿真了。
仿真需要用modelsim軟件，所以需要設置一下，上面點擊setting
選擇simulation注意這些參數，我這里已經聯合好了，剛開始是需要點擊
點擊Test bench進行quartusII與modelsim的聯合仿真
點擊new
找到剛才編輯好的tb文件
文件名還是要寫上的，注意：這里只要填寫和測試文件相同的文件名即可，不需要加上.v。因為這是個測試文件名而不是文件。
然后就是一連串的OK，后面這里，點擊apply，OK
設置完成之后，按如圖上點擊進行仿真
從仿真圖上看，這是完全正確的。
關於Modelsim進行recomplie操作
修改完.v或tb文件后，找到該文件，右鍵點擊recompile。
回到wave界面，點擊restart，OK~。然后run-all。即可仿真出來修改后的文件波形圖。
仿真完成后，下來便是下板子仿真
點擊PIN planer 會彈出如下界面
接下來分配引腳，分配完引腳后，如圖所示，然后直接關閉就好。我這里是隨便找來了一張圖，引腳分配的話，altera的板子一般都有tcl引腳分配表，查表即可。
然后點擊start compile 進行綜合，彈出窗口點擊OK
然后點擊programmer會出現如下界面
點擊hardware setup選擇硬件，然后close
點擊Add file，在outfile文件里選擇,sof文件，選擇open
最后點擊start，這樣下載板子便成功了，由於我這演示的時候沒有連接板子，所以start顯示是灰色的。
這樣便完成了QuartusII的一個完整的設計流程。。。
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