原來一直想不通頻率為什么可以增加。 一個4M的時鍾怎么就可以升高到40M， 現在明白了，4M的時鍾並沒有被升高， 而是PLL里的VCO這個東西， 這個東西可以產生一定范圍的內的任意頻率信號， 頻率由輸入的電壓決定， 但是它無法穩定的輸出某一個頻率信號，所以外接的4M時鍾就是用來作為參照的。 所以真正的倍頻的時鍾信號都是VCO產生的。 VCO能輸出的最高頻率就是這個PLL能產生的最高頻率了
VCO 是 壓控振盪器的縮寫。
又有一個問題，這個40M信號的穩定性是不是沒有直接使用40M晶振產生的穩定性好？
使用鎖相環產生的40M會不會出現這1秒為40.001M，下1秒為39.999M的情況產生？
經PLL/DLL輸出的信號，穩定性與輸入信號相關。然而，輸出頻率有PLL/DLL固有的偏差，優秀的PLL可以做到+-10ps以內，一般的（最常見的）則大多數+-150ps。這個偏差主要是由於跟蹤輸入頻率引起的。當PLL輸出相位超前時，下一個周期會往后拉，如果相位滯后，則下一周期往前拉。這就是jitter。
1HZ 倍頻為4KHZ 求verilog程序 quartus pll模塊似乎對輸入頻率有限制 求一個可用的程序
誰要能用Verilog編出可以倍頻的程序。就是神仙了！
一般的FPGA里面有多個PLL, DLL模塊, 用於產生高質量時鍾信號,供特定單元使用. 基本的備頻原理是由模擬電路提取低頻的高次諧波, 再整形輸出. 高次諧波衰減厲害,備頻效率都不高.1Hz到4kHz是不可能一次完成的. 建議買個24MHz晶振掛在適當的時鍾腳, 然后利用PLL分頻.