無論是差分轉單端信號還是單端信號轉差分信號，都要都要用到altiobuf。而且在pin planner中要設置管腳的標准為差分的
而且要注意管腳的正負極性。
今天用FPGA做測試：把專門用於PLL的輸出差分管腳上用作單端，給兩個腳分別輸出不同的單端時鍾信號時，
時鍾信號特別亂，可能是兩個腳之間相互影響的原因。其實應該查看文檔，看這對差分信號是否可以
支持兩個單端輸出。
PLL的相移方向
PLL的四種工作模式
1、 標准模式
在標准模式下，PLL對GCLK網絡所產生的延遲進行完全補償。標准模式中的內部時鍾是與輸入時鍾管腳相位對齊的。在此模式中，外部時鍾輸出管腳會產生相對於時鍾輸入管腳的相位延遲。因此，這種模式一般用於產生FPGA內部用時鍾，但一般不將時鍾輸出給FPGA外部使用。 標准模式下PLL時鍾之間的相位關系如下圖所示。
2、源同步模式
如果數據和時鍾同時到達輸入管腳，那么在I/O單元輸入寄存器的數據與時鍾端口，數據與時鍾之間的相位關系保持不變。此模式可用於源同步數據傳輸，只要I/O單元上的數據與時鍾都使用同一I/O標准，這兩個信號就會經歷類似的緩沖器延遲。
源同步模式彌補了時鍾網絡的延遲和以下這兩條路徑之間的延遲：
數據腳PIN到IOE寄存器輸入的延時
時鍾輸入PIN到PLL FPD輸入延時
無補償模式
在該模式下，PLL不對任何時鍾網絡進行補償。這種模式能提供更佳的抖動性能，因為反饋到PFD中的時鍾不經過某些電路。相對PLL輸入，PLL內部以及外部時鍾輸出均有相位偏移。因此，一般不選用這種模式。在該模式下，PLL時鍾之間的相位關系如下圖所示。
零延遲緩沖模式
在該模式下，外部時鍾輸出管腳與時鍾輸入管腳是相位對齊的，沒有延遲。當使用該模式時，需要在輸入時鍾與輸出時鍾上使用同一I/O標准，以確保輸入與輸出管腳上的時鍾對齊。因此，這種模式一般用於FPGA給外部輸出時鍾信號。 在該模式下，PLL時鍾之間的相位關系如下圖所示。
