PLL
時鍾是時序邏輯的靈魂。
在實際應用中，時鍾信號在頻率或者相位上通常並不滿足直接使用的需求，而內部時序邏輯又只能對時鍾信號進行整數倍的分頻，並且不能保證產生新時鍾信號的相位穩定性，所以需要用到時鍾管理單元對時鍾和時序進行管理。
時鍾管理單元可以對時鍾信號進行高精度的倍頻、分頻和相位調整。FPGA中的時鍾管理單元有兩種：PLL(Phase Locked Loop, 鎖相環)和DCM(Digital Colck Manager, 數字時鍾管理員)。
Altera FPGA Cyclone II PLL電路的簡化框圖如圖1所示。包括一個PFD（相位-頻率檢測器）、一個電荷泵、一個環路濾波器、一個VCO（壓控振盪器）和幾個分頻器以及PS（相位選擇）電路。
PFD比較輸入時鍾和反饋時鍾的相位，輸出它們的差值。
電荷泵和環路濾波器將差值轉換成電壓。
VCO基於電壓，產生更高或者更低的頻率振盪，從而影響反饋時鍾的相位和頻率。
反饋機制最終迫使反饋時鍾和參考時鍾有相同的頻率和相位，即鎖相。
PLL中有幾個分頻器，通過調整分頻器的值進行頻率綜合。
因為有PLL環路，所以FREF = FFB。因為FREF = Fin / N，FFB = FVCO / M，所以有FVCO = (M/N) Fin
輸出時鍾的頻率是：FOUT0 = FVCO / C0 = (M/(N * C0)) Fin
也可以通過PS電路來調整輸出時鍾的相位。