在學習一門技術之前往往應該從它的編程語言入手，比如學習單片機時，往往從匯編或者C語言入門。所以不少開始接觸FPGA的開發人員，往往是從VHDL或者Verilog開始入手學習的。但小編認為，若能先結合《數字電路基礎》系統學習各種74系列邏輯電路，深刻理解邏輯功能，對於學習HDL語言大有裨益，往往會起到事半功倍的效果。
當然，任何編程語言的學習都不是一朝一夕的事，經驗技巧的積累都是在點滴中完成，FPGA設計也無例外。
一些基礎知識：
硬件設計基本原則
FPGA(Field-Programmable Gate Array)，即現場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎上進一步發展的產物。它是作為專用集成電路領域中的一種半定制電路而出現的，既解決了定制電路的不足，又克服了原有可編程器件門電路數有限的缺點。
速度與面積平衡和互換原則：
一個設計如果時序余量較大，所能跑的頻率遠高於設計要求，能可以通過模塊復用來減少整個設計消耗的芯片面積，這就是用速度優勢換面積的節約;
反之，如果一個設計的時序要求很高，普通方法達不到設計頻率，那么可以通過數據流串並轉換，並行復制多個操作模塊，對整個設計采用“乒乓操作”和“串並轉換”的思想進行處理，在芯片輸出模塊處再對數據進行“並串轉換”。從而實現了用面積復制換取速度的提高。
硬件原則：應當理解HDL本質。
系統原則：應當整體把握。
同步設計原則：設計時序穩定的基本原則。
Verilog作為一種HDL語言，對系統行為的建模方式是分層次的。
比較重要的層次有系統級、算法級、寄存器傳輸級、邏輯級、門級、電路開關級。
實際工作中，除了描述仿真測試激勵時使用for循環語句外，極少在RTL級編碼中使用for循環。
這是因為for循環會被綜合器展開為所有變量情況的執行語句，每個變量獨立占用寄存器資源，不能有效的復用硬件邏輯資源，造成巨大的浪費。一般常用case語句代替。
if…else…和case在嵌套描述時是有很大區別的。
if…else…是有優先級的，一般來說，第一個if的優先級最高，最后一個else的優先級最低。而case語句是平行語句，它是沒有優先級的，而建立優先級結構需要耗費大量的邏輯資源，所以能用case的地方就不要用if…else…語句。
補充：1.也可以用if…; if…; if…;描述不帶優先級的“平行”語句。
FPGA一般觸發器資源比較豐富，而CPLD組合邏輯資源更豐富。
FPGA和CPLD的組成。
FPGA基本有可編程I/O單元、基本可編程邏輯單元、嵌入式塊RAM、豐富的布線資源、底層嵌入功能單元和內嵌專用硬核等6部分組成。
CPLD的結構相對比較簡單，主要由可編程I/O單元、基本邏輯單元、布線池和其他輔助功能模塊組成。
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作者：杭州卿萃科技ALIFPGA
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