CPLD/FPGA基礎知識（三）——IO電平兼容

1. 8.         PLD/FPGA IO電平兼容原則

l  I/O單元：是芯片與外界電路的接口部分，需要完成不同電氣特性下對輸入/輸出信號的驅動與匹配要求。

l  I/O BANK：FPGA的IO被划分為若干個bank，每個BANK都有VCCO和VREF。

l  IO標准：根據外部器件需求，選擇IO標准。IO標准由VCCO或者/和VREF確定，通過軟件配置。

l  VCCO：端口電壓，電平標准，同一個VCCO下可兼容不同的IO標准。

l  VREF：參考電壓，給部分輸入標准提供參考電壓。

故每個BANK只能有一個VCCO，同一個VCCO下的標准可以不同。不同BANK 可支持不同的VCCO。這就是電平兼容。電平兼容如下：

 

VCCO	Compatible Standards
3.3V	PCI,LVTTL,SSTL3 I,SSTL3II,CTT,AGP,LVPECL,GTL,GTL+
2.5V	SSTL2I,SSTL2II,LVCMOS2,LVDS,BusLVDS,GTL,GTL+
1.8V	LVCMOS18,GTL,GTL+
1.5V	HSTLI,HSTLIII,HSTLIV,GTL,GTL+

*GTL和GTL+適用於所有電平，是因為開漏輸出和VCCO無關。

 

*很多輸出標准和LVTTL,LVCMOS,PCI的輸入標准需要VCCO。

*一些輸入標准需要VREF

IO標准	電壓
GTL+	1.0
HSTLClassI,HSTL ClassII	0.75
HSTLClassIII,HSTLClassIV	0.9
SSTL2ClassI，SSTL2Class II	1.25
SSTL3ClassI，SSTL3ClassII	1.5

 

I/O Standard	Input(VREF)	Input(VCCO)	Output(VCCO)	VTT
LVTTL(2-24mA)	N/A	3.3	3.3	N/
LVCMOS2	N/A	2.5	2.5	N/A
LVCMOS18	N/A	1.8	1.8	N/A
PCI(3V,33MHz/66MHz)	N/A	3.3	3.3	N/A
GTL	0.8	N/A	N/A	1.2
GTL+	1.0	N/A	N/A	1.5
HSTL Class I	0.75	N/A	1.5	0.75
HSTL Class III	0.9	N/A	1.5	1.5
HSTL Class IV	0.9	N/A	1.5	1.5
SSTL3 Class I and II	1.5	N/A	1.5	1.5
SSTL2 Class I and II	1.25	N/A	3.3	1.25
CTT	1.5	N/A	2.5	1.5
AGP	1.32	N/A	3.3	N/A
LVDS,Bus LVDS	N/A	N/A	2.5	N/A
LVPECL	N/A	N/A	3.3	N/A

 

*VREF是由其I/O信號需要還是不需要VREF來決定的