一：數字邏輯綜合概念
1： 概念
仿真驗證通過，進行邏輯綜合。邏輯綜合的結果就是把設計實現的HDL代碼翻譯成門級網表netlist。綜合需要設定約束條件，就是你希望綜合出來的電路在面積，時序等目標參數上達到 的標准。邏輯綜合需要基於特定的綜合庫（工藝庫），不同的庫中，門電路基本標准單元（standard cell）的面積，時序參數是不一樣的。所以，選用的綜合庫不一樣，綜合出來的電路在時序，面積上是有差異的。
約束條件是人為加上去的，比如創建時鍾，時鍾頻率等；工藝庫是特定廠商提供
一般來說，綜合完成后需要再次做仿真驗證（這個也稱為后仿真，之前的稱為前仿真）
邏輯綜合工具Synopsys的Design Compiler（DC），Cadence的 PKS，Synplicity的Synplify等。另外，和綜合工具配合使用的還有很多其他工具，如靜態時間分析工具，等效性檢查工具等等。Synopsys公司和Cadence公司都提供完整的工具包。
2： 工具
對於ASIC，使用DC工具；對於FPGA，使用ISE,QUARTUS都可
3： synthesis=translation+logic optimization+gate mapping
translation：GTECH將不同的硬件語言翻譯成統一格式，加上約束條件后，進行優化（optimization）和映射
gate mapping：將工藝庫中基本信息拿出來，一一映射
最后得到網表（sdf文件），進行后仿真 （ddc文件） （ddc，sdf還有v文件，都是什么？）
二：求取延遲方式
1： WLM mode
線負載模型，將負載等效成RC模型，得到延遲信息；但延遲包括互連線延遲和基本單元延遲，所以有誤差
2： 拓撲模式（Topographical mode）
在DC綜合中通過物理庫，預布局吐出腳本約束，得到延遲信息。
過程（如下圖）：DC-T第一次綜合 ——> 預網表信息 ——> 預布局布線吐出腳本約束，得到器件布置的大致模型 ——>根據前面的大致模型計算延遲約束 ——> DC-T第二次綜合。
三：綜合目標
area，delay（性能）的權衡
四：DC三個界面
1：Design Vision（GUI）大規模的芯片設計不會使用，用於看局部電路
linux %design_vision -topographical
2: DC shell(shell,命令行格式)
linux%dc_shell -topographical_mode dc_shell-topp>
3: Batch mode
linux% dc_shell -topo -f run.tcl | tee -i run.log //run.tcl是運行的腳本；run.log是運行的某些結果報告。