verilog實現編制數值比較器 對兩個四位二進制數進行比較(采用語句if實現)

第二次verilog作業：verilog實現編制數值比較器 對兩個四位二進制數進行比較(采用語句if實現)

 

module compare_n(x,y,xgy,xsy,xey);
input[4-1:0] x,y;                    //實現n位 則需要將4改為n
output xgy,xsy,xey;
reg xgy,xsy,xey;    
parameter width=4;                    //實現n位將width的值設置為n；

always@ (x or y)                       //每當x，y變化時
    begin
            if (x==y)
                xey = 1;            //設置x=y的信號為1
            else 
                xey = 0;
                if(x>y)
                    xgy = 1;         //設置x>y的信號為1
                else
                    xgy = 0;     
                if(x<y)
                    xsy = 1;         //設置x<y的信號為1
                else
                    xsy = 0;
            end
            
        endmodule