上拉電阻、下拉電阻的原理和作用
一、應用
1、當TTL電路驅動COMS電路時，如果TTL電路輸出的高電平低於COMS電路的最低高電平（一般為3、5V），這時就需要在TTL的輸出端接上拉電阻，以提高輸出高電平的值。
2、OC門電路必須加上拉電阻，以提高輸出的搞電平值。
3、為加大輸出引腳的驅動能力，有的單片機管腳上也常使用上拉電阻。
4、在COMS芯片上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻產生降低輸入阻抗，提供泄荷通路。
5、芯片的管腳加上拉電阻來提高輸出電平，從而提高芯片輸入信號的噪聲容限增強抗干擾能力。
6、提高總線的抗電磁干擾能力。管腳懸空就比較容易接受外界的電磁干擾。
7、長線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。
上拉電阻阻值的選擇原則包括:
1、從節約功耗及芯片的灌電流能力考慮應當足夠大；電阻大，電流小。
2、從確保足夠的驅動電流考慮應當足夠小；電阻小，電流大。
3、對於高速電路，過大的上拉電阻可能邊沿變平緩。
綜合考慮以上三點,通常在1k到10k之間選取。對下拉電阻也有類似道理。
二、原理：
上拉電阻實際上是集電極輸出的負載電阻。不管是在開關應用和模擬放大，此電阻的選則都不是拍腦袋的。工作在線性范圍就不多說了，在這里是討論的是晶體管是開關應用，所以只談開關方式。找個TTL器件的資料單獨看末級就可以了，內部都有負載電阻根據不同驅動能力和速度要求這個電阻值不同，低功耗的電阻值大，速度快的電阻值小。但芯片制造商很難滿足應用的需要不可能同種功能芯片做許多種，因此干脆不做這個負載電阻，改由使用者自己自由選擇外接，所以就出現OC、OD輸出的芯片。由於數字應用時晶體管工作在飽和和截止區，對負載電阻要求不高，電阻值小到只要不小到損壞末級晶體管就可以，大到輸出上升時間滿足設計要求就可，隨便選一個都可以正常工作。但是一個電路設計是否優秀這些細節也是要考慮的。集電極輸出的開關電路不管是開還是關對地始終是通的，晶體管導通時電流從負載電阻經導通的晶體管到地，截止時電流從負載電阻經負載的輸入電阻到地，如果負載電阻選擇小點功耗就會大，這在電池供電和要求功耗小的系統設計中是要盡量避免的，如果電阻選擇大又會帶來信號上升沿的延時，因為負載的輸入電容在上升沿是通過無源的上拉電阻充電，電阻越大上升時間越長，下降沿是通過有源晶體管放電，時間取決於器件本身。因此設計者在選擇上拉電阻值時，要根據系統實際情況在功耗和速度上兼顧。
三、從IC(MOS工藝)的角度,分別就輸入/輸出引腳做一解釋：
1、對芯片輸入管腳, 若在系統板上懸空(未與任何輸出腳或驅動相接)是比較危險的、因為此時很有可能輸入管腳內部電容電荷累積使之達到中間電平(比如1、5V), 而使得輸入緩沖器的PMOS管和NMOS管同時導通, 這樣一來就在電源和地之間形成直接通路, 產生較大的漏電流, 時間一長就可能損壞芯片、 並且因為處於中間電平會導致內部電路對其邏輯(0或1)判斷混亂、 接上上拉或下拉電阻后, 內部點容相應被充(放)電至高(低)電平, 內部緩沖器也只有NMOS(PMOS)管導通, 不會形成電源到地的直流通路、 (至於防止靜電造成損壞, 因芯片管腳設計中一般會加保護電路, 反而無此必要)、
2、對於輸出管腳:
1)正常的輸出管腳(push-pull型), 一般沒有必要接上拉或下拉電阻、
2)OD或OC(漏極開路或集電極開路)型管腳,
這種類型的管腳需要外接上拉電阻實現線與功能(此時多個輸出可直接相連、 典型應用是: 系統板上多個芯片的INT(中斷信號)輸出直接相連, 再接上一上拉電阻, 然后輸入MCU的INT引腳, 實現中斷報警功能)、
其工作原理是:
在正常工作情況下, OD型管腳內部的NMOS管關閉, 對外部而言其處於高阻狀態, 外接上拉電阻使輸出位於高電平(無效中斷狀態); 當有中斷需求時, OD型管腳內部的NMOS管接通, 因其導通電阻遠遠小於上拉電阻, 使輸出位於低電平(有效中斷狀態)、 針對MOS 電路上下拉電阻阻值以幾十至幾百K為宜、
上拉電阻：
1、當TTL電路驅動COMS電路時，如果TTL電路輸出的高電平低於COMS電路的最低高電平（一般為3、5V），這時就需要在TTL的輸出端接上拉電阻，以提高輸出高電平的值。
2、OC門電路必須加上拉電阻，才能使用。
3、為加大輸出引腳的驅動能力，有的單片機管腳上也常使用上拉電阻。
4、在COMS芯片上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻產生降低輸入阻抗，提供泄荷通路。
5、芯片的管腳加上拉電阻來提高輸出電平，從而提高芯片輸入信號的噪聲容限增強抗干擾能力。
6、提高總線的抗電磁干擾能力。管腳懸空就比較容易接受外界的電磁干擾。
7、長線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。
上拉電阻阻值的選擇原則包括:
1、從節約功耗及芯片的灌電流能力考慮應當足夠大；電阻大，電流小。
2、從確保足夠的驅動電流考慮應當足夠小；電阻小，電流大。
3、對於高速電路，過大的上拉電阻可能邊沿變平緩。綜合考慮
以上三點,通常在1k到10k之間選取。對下拉電阻也有類似道理
對上拉電阻和下拉電阻的選擇應結合開關管特性和下級電路的輸入特性進行設定，主要需要考慮以下幾個因素：
1、驅動能力與功耗的平衡。以上拉電阻為例，一般地說，上拉電阻越小，驅動能力越強，但功耗越大，設計是應注意兩者之間的均衡。
2、下級電路的驅動需求。同樣以上拉電阻為例，當輸出高電平時，開關管斷開，上拉電阻應適當選擇以能夠向下級電路提供足夠的電流。
3、高低電平的設定。不同電路的高低電平的門檻電平會有不同，電阻應適當設定以確保能輸出正確的電平。以上拉電阻為例，當輸出低電平時，開關管導通，上拉電阻和開關管導通電阻分壓值應確保在零電平門檻之下。
4、頻率特性。以上拉電阻為例，上拉電阻和開關管漏源級之間的電容和下級電路之間的輸入電容會形成RC延遲，電阻越大，延遲越大。上拉電阻的設定應考慮電路在這方面的需求。
下拉電阻的設定的原則和上拉電阻是一樣的。
OC門輸出高電平時是一個高阻態，其上拉電流要由上拉電阻來提供，設輸入端每端口不大於100uA,設輸出口驅動電流約500uA，標准工作電壓是5V，輸入口的高低電平門限為0、8V(低於此值為低電平)；2V(高電平門限值)。
選上拉電阻時：
500uA x 8、4K= 4、2即選大於8、4K時輸出端能下拉至0、8V以下，此為最小阻值，再小就拉不下來了。如果輸出口驅動電流較大，則阻值可減小，保證下拉時能低於0、8V即可。
當輸出高電平時，忽略管子的漏電流，兩輸入口需200uA
200uA x15K=3V即上拉電阻壓降為3V，輸出口可達到2V，此阻值為最大阻值，再大就拉不到2V了。選10K可用。COMS門的可參考74HC系列
設計時管子的漏電流不可忽略，IO口實際電流在不同電平下也是不同的，上述僅僅是原理，一句話概括為：輸出高電平時要喂飽后面的輸入口，輸出低電平不要把輸出口喂撐了（否則多余的電流喂給了級聯的輸入口，高於低電平門限值就不可靠了）
在數字電路中不用的輸入腳都要接固定電平，通過1k電阻接高電平或接地。
1、 電阻作用：
l、接電組就是為了防止輸入端懸空
2、減弱外部電流對芯片產生的干擾
3、保護cmos內的保護二極管,一般電流不大於10mA
4、上拉和下拉、限流
5、改變電平的電位，常用在TTL-CMOS匹配
6、在引腳懸空時有確定的狀態
7、增加高電平輸出時的驅動能力。
8、為OC門提供電流
那要看輸出口驅動的是什么器件，如果該器件需要高電壓的話，而輸出口的輸出電壓又不夠，就需要加上拉電阻。
如果有上拉電阻那它的端口在默認值為高電平你要控制它必須用低電平才能控制如三態門電路三極管的集電極，或二極管正極去控制把上拉電阻的電流拉下來成為低電平。反之，尤其用在接口電路中,為了得到確定的電平,一般采用這種方法,以保證正確的電路狀態,以免發生意外,比如,在電機控制中,逆變橋上下橋臂不能直通,如果它們都用同一個單片機來驅動,必須設置初始狀態、防止直通!
2、定義：
l、上拉就是將不確定的信號通過一個電阻嵌位在高電平！電阻同時起限流作用！下拉同理！
2、上拉是對器件注入電流，下拉是輸出電流
3、弱強只是上拉電阻的阻值不同，沒有什么嚴格區分
4、對於非集電極（或漏極）開路輸出型電路（如普通門電路）提升電流和電壓的能力是有限的，上拉電阻的功能主要是為集電極開路輸出型電路輸出電流通道。
3、為什么要使用拉電阻：
1、一般作單鍵觸發使用時，如果IC本身沒有內接電阻，為了使單鍵維持在不被觸發的狀態或是觸發后回到原狀態，必須在IC外部另接一電阻。
2、數字電路有三種狀態：高電平、低電平、和高阻狀態，有些應用場合不希望出現高阻狀態，可以通過上拉電阻或下拉電阻的方式使處於穩定狀態，具體視設計要求而定！
3、一般說的是I/O端口，有的可以設置，有的不可以設置，有的是內置，有的是需要外接，I/O端口的輸出類似與一個三極管的C，當C接通過一個電阻和電源連接在一起的時候，該電阻成為上C拉電阻，也就是說，如果該端口正常時為高電平，C通過一個電阻和地連接在一起的時候，該電阻稱為下拉電阻，使該端口平時為低電平，作用嗎：
比如：當一個接有上拉電阻的端口設為輸如狀態時，他的常態就為高電平，用於檢測低電平的輸入。
上拉電阻是用來解決總線驅動能力不足時提供電流的。一般說法是拉電流，下拉電阻是用來吸收電流的，也就是你同學說的灌電流
電阻在選用時，選用經過計算后與標准值最相近的一個！
P0為什么要上拉電阻原因有：
1、 P0口片內無上拉電阻
2、 P0為I/O口工作狀態時，上方FET被關斷，從而輸出腳浮空，因此P0用於輸出線時為開漏輸出。
3、 由於片內無上拉電阻，上方FET又被關斷，P0輸出1時無法拉升端口電平。
P0是雙向口，其它P1，P2，P3是准雙向口。
不錯准雙向口是因為在讀外部數據時要先“准備”一下，為什么要准備一下呢？
單片機在讀准雙向口的端口時，現應給端口鎖存器賦1，目的是使FET關斷，不至於因片內FET導通使端口鉗制在低電平。
上下拉一般選10k！
芯片的上拉/下拉電阻的作用
最常見的用途是,假如有一個三態的門帶下一級門、如果直接把三態的輸出接在下一級的輸入上,當三態的門為高阻態時,下一級的輸入就如同漂空一樣、可能引起邏輯的錯誤,對MOS電路也許是有破壞性的、所以用電阻將下一級的輸入拉高或拉低,既不影響邏輯又保正輸入不會漂空、
改變電平的電位，常用在TTL-CMOS匹配； 在引腳懸空時有確定的狀態； 為OC門的輸出提供電流； 作為端接電阻； 在試驗板上等於多了一個測試點，特別對板上表貼芯片多的更好，免得割線； 嵌位；
上、下拉電阻的作用很多，比如抬高信號峰峰值，增強信號傳輸能力， 防止信號遠距離傳輸時的線上反射，調節信號電平級別等等！當然還有其他的作用了具體的應用方法要看在什么場合，什么目的，至於參數更不能一概而定，要看電路其他參數而定，比如通常用在輸入腳上的上拉電阻如果是為了抬高峰峰值，就要參考該引腳的內阻來定電阻值的！另外，沒有說輸入加下拉，輸出加上拉的，有時候沒了某個目的也可能同時既有上拉又有下拉電阻的！
加接地電阻－－下拉
加接電源電阻－－上拉
對於漏極開路或者集電極開路輸出的器件需要加上拉電阻才可能工作。另外，普通的口，加上拉電阻可以提高抗干擾能力，但是會增加負載。
電源：+5V
普通的直立LED，
共八個，負極分別接到一個大片子的管腳上，
用多大的上拉電阻合適？
一般LED的電流有幾個mA就夠了，最大不超過20mA，根據這個你就應該可以算出上拉電阻值來了。
保獻起見，還是讓他拉吧，(5-0、7)/10mA=400ohm,差不多吧,不放心就用2k的
奇怪，新出了管壓0、7V的LED了嗎？據我所知好象該是1、5V左右。我看幾百歐到1K都沒太大問題，一般的片子不會衰到10mA都抗不住吧？
上拉電阻的作用：6N137的的輸出三極管C極，如果沒有上拉電阻，則該引腳上的電平不會發生隨B極電平的高低變化。原因是它沒有接到任何電源上。如果接上了上拉電阻，則B極電平為高時，C極對地導通(相當於開關接通)，C極的電壓就變低；如B極電壓為低，則C極對地關斷，C極的電壓就升到高電平。為就是上面說的“將通斷轉換成高低電平”。你說的51與此圖有一定的不同，參照着去理解吧。另外，一般地，C極低電平時器件從外部吸入電流的能力和高電平時向外部灌出電流的能力是不一樣的。器件輸出端常有Isink和Isource兩個參數，且前者往往大於后者。
下拉電阻的作用：所見不多，常見的是接到一個器件的輸入端，多作為抗干擾使用。這是由於一般的IC的輸入端懸空時易受干擾或器件掃描時有間隙泄漏電壓而影響電路的性能。后者，我們在某批設備中曾碰到過。
上拉電阻的阻值主要是要顧及端口的低電平吸入電流的能力。例如在5V電壓下，加1K上拉電阻，將會給端口低電平狀態增加5mA的吸入電流。在端口能承受的條件下，上拉電阻小一點為好。
提高負載能力、提高直流工作電平
無信號是給電路提供確定的電平。
上拉 一端接vcc，一端接在引腳上
下拉：一端接gnd，一端接在引腳上
上下拉電阻的詳細說明
拉電流輸出和灌電流輸出
在使用數字集成電路時，拉電流輸出和灌電流輸出是一個很重要的概念，例如在使用反向器作輸出顯示時，圖1是拉電流，即當輸出端為高電平時才符合發光二極管正向連接的要求，但這種拉電流輸出對於反向器只能輸出零點幾毫安的電流用這種方法想驅動二極管發光是不合理的（因發光二極管正常工作電流為5~10mA)。
圖2為灌電流輸出，即當反向器輸出端為低電平時，發光二極管處於正向連接情況，在這種情況下，反向器一般能輸出5~10mA的電流，足以使發光二極管發光，所以這種灌電流輸出作為驅動發光二極管的電路是比較合理的。因為發光二極管發光時，電流是由電源+5V通過限流電阻R、發光二極管流入反向器輸出端，好像往反向器里灌電流一樣，因此習慣上稱它為“灌電流”輸出。
在數字電路中我們經常可以看到上、下拉電阻。
一、定義：
1、上拉就是將不確定的信號通過一個電阻嵌位在高電平！電阻同時起限流作用！下拉同理！
2、上拉是對器件注入電流，下拉是輸出電流
3、弱強只是上拉電阻的阻值不同，沒有什么嚴格區分
4、對於非集電極（或漏極）開路輸出型電路（如普通門電路）提升電流和電壓的能力是有限的，上拉電阻的功能主要是為集電極開路輸出型電路輸出電流通道。
二、拉電阻作用：
1、一般作單鍵觸發使用時，如果IC本身沒有內接電阻，為了使單鍵維持在不被觸發的狀態或是觸發后回到原狀態，必須在IC外部另接一電阻。
2、數字電路有三種狀態：高電平、低電平、和高阻狀態，有些應用場合不希望出現高阻狀態，可以通過上拉電阻或下拉電阻的方式使處於穩定狀態，具體視設計要求而定！
3、一般說的是I/O端口，有的可以設置，有的不可以設置，有的是內置，有的是需要外接，I/O端口的輸出類似與一個三極管的C，當C接通過一個電阻和電源連接在一起的時候，該電阻成為上C拉電阻，也就是說，如果該端口正常時為高電平，C通過一個電阻和地連接在一起的時候，該電阻稱為下拉電阻，使該端口平時為低電平，作用嗎：比如：當一個接有上拉電阻的端口設為輸如狀態時，他的常態就為高電平，用於檢測低電平的輸入。
4、上拉電阻是用來解決總線驅動能力不足時提供電流的。一般說法是拉電流，下拉電阻是用來吸收電流的，也就是我們通常所說的灌電流
5、接電組就是為了防止輸入端懸空
6、減弱外部電流對芯片產生的干擾
7、保護cmos內的保護二極管,一般電流不大於10mA
8、通過上拉或下拉來增加或減小驅動電流
9、改變電平的電位，常用在TTL-CMOS匹配
10、在引腳懸空時有確定的狀態
11、增加高電平輸出時的驅動能力。
12、為OC門提供電流
三、上拉電阻應用原則：
1、當TTL電路驅動COMS電路時，如果TTL電路輸出的高電平低於COMS電路的最低高電平（一般為3、5V），這時就需要在TTL的輸出端接上拉電阻，以提高輸出高電平的值。
2、OC門電路必須加上拉電阻，才能使用。
3、為加大輸出引腳的驅動能力，有的單片機管腳上也常使用上拉電阻。
4、在COMS芯片上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻產生降低輸入阻抗，提供泄荷通路。
5、芯片的管腳加上拉電阻來提高輸出電平，從而提高芯片輸入信號的噪聲容限增強抗干擾能力。
6、提高總線的抗電磁干擾能力。管腳懸空就比較容易接受外界的電磁干擾。
7、長線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。
8、在數字電路中不用的輸入腳都要接固定電平，通過1k電阻接高電平或接地。
四、上拉電阻阻值選擇原則:
1、從節約功耗及芯片的灌電流能力考慮應當足夠大；電阻大，電流小。
2、從確保足夠的驅動電流考慮應當足夠小；電阻小，電流大。
3、對於高速電路，過大的上拉電阻可能邊沿變平緩。綜合考慮以上三點,通常在1k到10k之間選取。
對下拉電阻也有類似道理對上拉電阻和下拉電阻的選擇應結合開關管特性和下級電路的輸入特性進行設定，主要需要考慮以下幾個因素：
1．驅動能力與功耗的平衡。以上拉電阻為例，一般地說，上拉電阻越小，驅動能力越強，但功耗越大，設計是應注意兩者之間的均衡。
2．下級電路的驅動需求。同樣以上拉電阻為例，當輸出高電平時，開關管斷開，上拉電阻應適當選擇以能夠向下級電路提供足夠的電流。
3．高低電平的設定。不同電路的高低電平的門檻電平會有不同，電阻應適當設定以確保能輸出正確的電平。以上拉電阻為例，當輸出低電平時，開關管導通，上拉電阻和開關管導通電阻分壓值應確保在零電平門檻之下。
4．頻率特性。以上拉電阻為例，上拉電阻和開關管漏源級之間的電容和下級電路之間的輸入電容會形成RC延遲，電阻越大，延遲越大。上拉電阻的設定應考慮電路在這方面的需求。
下拉電阻的設定的原則和上拉電阻是一樣的。OC門輸出高電平時是一個高阻態，其上拉電流要由上拉電阻來提供，設輸入端每端口不大於100uA,設輸出口驅動電流約500uA，標准工作電壓是5V，輸入口的高低電平門限為0、8V(低於此值為低電平)；2V(高電平門限值)。
選上拉電阻時：500uA x 8、4K= 4、2即選大於8、4K時輸出端能下拉至0、8V以下，此為最小阻值，再小就拉不下來了。如果輸出口驅動電流較大，則阻值可減小，保證下拉時能低於0、8V即可。
當輸出高電平時，忽略管子的漏電流，兩輸入口需200uA x15K=3V即上拉電阻壓降為3V，輸出口可達到2V，此阻值為最大阻值，再大就拉不到2V了。選10K可用。COMS門的可參考74HC系列設計時管子的漏電流不可忽略，IO口實際電流在不同電平下也是不同的，上述僅僅是原理，一句話概括為：輸出高電平時要喂飽后面的輸入口，輸出低電平不要把輸出口喂撐了（否則多余的電流喂給了級聯的輸入口，高於低電平門限值就不可靠了）
此外，還應注意以下幾點：
A、要看輸出口驅動的是什么器件，如果該器件需要高電壓的話，而輸出口的輸出電壓又不夠，就需要加上拉電阻。
B、如果有上拉電阻那它的端口在默認值為高電平你要控制它必須用低電平才能控制如三態門電路三極管的集電極，或二極管正極去控制把上拉電阻的電流拉下來成為低電平。反之，
C、尤其用在接口電路中,為了得到確定的電平,一般采用這種方法,以保證正確的電路狀態,以免發生意外,比如,在電機控制中,逆變橋上下橋臂不能直通,如果它們都用同一個單片機來驅動,必須設置初始狀態、防止直通