FPGA加三移位算法：硬件邏輯實現二進制轉BCD碼

　　本文設計方式采用明德揚至簡設計法。利用FPGA來完成顯示功能不是個很理想的方式，當顯示任務比較復雜，要通過各種算法顯示波形或者特定圖形時，當然要用單片機通過C語言完成這類流程控制復雜，又對時序要求不高的任務（這也堅定了我學習SOPC的決心）。但要驅動如LCD1602/LCD12864打印字符，顯示系統工作狀態還是比較方便的。

　　數字系統內部均為二進制比特信息，而打印字符需要先將其轉換成BCD碼，並進一步轉為ASCII字符才能正常顯示。這一簡單算法的軟件實現非常簡單，但要是用硬件邏輯完成其中多個乘除法運算無疑浪費很多硬件資源，這時最常用的做法就是通過移位操作代替乘除法運算。適用於FPGA實現的二進制序列轉BCD碼算法是“加三移位”。小梅哥FPGA進階系列教程中的《二進制轉BCD》文章中對其進行了詳細說明【小梅哥FPGA進階教程】第二章 二進制轉BCD - FPGA/CPLD - 電子工程世界-論壇http://bbs.eeworld.com.cn/thread-510929-1-1.html

　　本文僅重點闡述設計方式。加三移位算法以8位二進制轉BCD碼為例，BCD碼需要3位，一共12bit（8是2的3次方）。每次將剩余的待轉換二進制序列最高位左移進BCD碼寄存器，每移一位后判斷每一位BCD碼是否大於4，若是則加3調整，否則不變。直至移位8次后結束。注：最后一次移位不需要加3調整。可以發現上述過程可以利用一個非常簡單的狀態機實現：

　　BCD碼以4bit為1位，非常適合存儲器模型，這里使用：reg [4-1:0]　　bcd_code [3-1:0];//該存儲器由3個位寬為4bit的寄存器組成。每到SHIFT狀態下，進行一次左移操作，隨后進入ADD_3狀態判斷是否需要加3操作。當移位8次后進入ASCII狀態利用查表法找出ASCII中對應數字，最后等待LCD控制模塊完成顯示任務后回到IDLE狀態繼續響應后續數據。以下是完整代碼。

`timescale 1ns / 1ps

/*
顯示編碼模塊：
    1 完成二進制數值與BCD碼的轉換
    2 完成BCD碼的字符編碼
    3 一次性送出拼接后編碼數據
*/

module disp_code#(parameter DATA_W = 8)(
    input                       clk,
    input                       rst_n,
    //MAX30102_ctrl側接口
    input       [DATA_W-1:0]    din,
    input                       din_vld,
    output reg                  code_rdy,
    //LCD_CTRL側接口
    output reg [DATA_W-1:0]     dout,
    output reg                  dout_vld,
    input                       lcd_ctrl_rdy
);

/*
編碼轉換流程：
1 檢測BCD碼寄存器每四位數值是否大於4，若是則加3，否則不處理；
2 左移一位，將待轉換二進制數最高位送入寄存器；
3 第n次移位后進行字符編碼；
*/

localparam LOG_DATA_W = 3,
           STA_W      = 5;

localparam  IDLE        = 0 ;
localparam  ADD_3       = 1 ;
localparam  SHIFT       = 2 ;
localparam  ASCII       = 3 ;
localparam  WAIT_LCD    = 4 ;


reg [ (8-1):0]      shift_cnt     ;
wire                add_shift_cnt ;
wire                end_shift_cnt ;
reg [ (4-1):0]      char_cnt     ;
wire                add_char_cnt ;
wire                end_char_cnt ;
reg [ (DATA_W-1):0] data_tmp     ;
reg [ (DATA_W-1):0] tfrac_tmp     ;
reg [4-1:0]         bcd_code [LOG_DATA_W-1:0];
reg [ (4-1):0]      disp_data     ;
wire                idle2shift     ;
wire                add_32shift    ;
wire                shift2add_3    ;
wire                shift2ascii    ;
wire                ascii2wait_lcd ;
wire                wait_lcd2idle  ;
reg                 lcd_rdy_r     ;
reg                 busy_flag     ;
reg [STA_W-1:0]     state_c;
reg [STA_W-1:0]     state_n;
wire                lcd_rdy_pos;
wire                data_in_vld;

//移位次數計數器
always @(posedge clk or negedge rst_n) begin 
    if (rst_n==0) begin
        shift_cnt <= 0; 
    end
    else if(add_shift_cnt) begin
        if(end_shift_cnt)
            shift_cnt <= 0; 
        else
            shift_cnt <= shift_cnt+1 ;
   end
end
assign add_shift_cnt = (state_c == SHIFT);
assign end_shift_cnt = add_shift_cnt  && shift_cnt == (DATA_W)-1 ;

//字符個數計數器
always @(posedge clk or negedge rst_n) begin 
    if (rst_n==0) begin
        char_cnt <= 0; 
    end
    else if(add_char_cnt) begin
        if(end_char_cnt)
            char_cnt <= 0; 
        else
            char_cnt <= char_cnt+1 ;
   end
end
assign add_char_cnt = (state_c == ASCII);
assign end_char_cnt = add_char_cnt  && char_cnt == (LOG_DATA_W)-1 ;

//數據寄存
always @(posedge clk or negedge rst_n )begin 
    if(rst_n==0) begin
        data_tmp <= (0)  ;
    end
    else if(data_in_vld)begin
        data_tmp <= (din)  ;
    end 
end


/*********************************************狀態機****************************************************/
always @(posedge clk or negedge rst_n) begin 
    if (rst_n==0) begin
        state_c <= IDLE ;
    end
    else begin
        state_c <= state_n;
   end
end

always @(*) begin 
    case(state_c)  
        IDLE :begin
            if(idle2shift ) 
                state_n = SHIFT ;
            else 
                state_n = state_c ;
        end
        SHIFT :begin
            if(shift2add_3 ) 
                state_n = ADD_3 ;
            else if(shift2ascii ) 
                state_n = ASCII ;
            else 
                state_n = state_c ;
        end
        ADD_3 :begin
            if(add_32shift ) 
                state_n = SHIFT ;
            else 
                state_n = state_c ;
        end
        ASCII :begin
            if(ascii2wait_lcd ) 
                state_n = WAIT_LCD ;
            else 
                state_n = state_c ;
        end
        WAIT_LCD:begin
            if(wait_lcd2idle)
                state_n = IDLE;
            else
                state_n = state_c;
        end
        default : state_n = IDLE ;
    endcase
end

assign idle2shift       = state_c == IDLE       && (din_vld);
assign shift2add_3      = state_c == SHIFT      && (!end_shift_cnt);
assign shift2ascii      = state_c == SHIFT      && (end_shift_cnt);
assign add_32shift      = state_c == ADD_3      && (1'b1);
assign ascii2wait_lcd   = state_c == ASCII      && (end_char_cnt);
assign wait_lcd2idle    = state_c == WAIT_LCD   && lcd_rdy_pos;

/*********************************************編碼過程****************************************************/
//binary code ---> 8421bcd code
always @(posedge clk or negedge rst_n )begin 
    if(rst_n==0) begin
        bcd_code[0] <= (0)  ;
    end
    else if(state_c == ADD_3 && bcd_code[0] > 4'd4)begin
        bcd_code[0] <= (bcd_code[0] + 4'd3)  ;
    end 
    else if(state_c == SHIFT)
        bcd_code[0] <= {bcd_code[0][2:0],data_tmp[DATA_W-1-shift_cnt]};
end

always @(posedge clk or negedge rst_n )begin 
    if(rst_n==0) begin
        bcd_code[1] <= (0)  ;
    end
    else if(state_c == ADD_3 && bcd_code[1] > 4'd4)begin
        bcd_code[1] <= (bcd_code[1] + 4'd3)  ;
    end 
    else if(state_c == SHIFT)
        bcd_code[1] <= {bcd_code[1][2:0],bcd_code[0][3]};
end

always @(posedge clk or negedge rst_n )begin 
    if(rst_n==0) begin
        bcd_code[2] <= (0)  ;
    end
    else if(state_c == ADD_3 && bcd_code[2] > 4'd4)begin
        bcd_code[2] <= (bcd_code[2] + 4'd3)  ;
    end 
    else if(state_c == SHIFT)
        bcd_code[2] <= {bcd_code[2][2:0],bcd_code[1][3]};
end

always @(posedge clk or negedge rst_n )begin 
    if(rst_n==0) begin
        disp_data <= (0)  ;
    end
    else if(add_char_cnt)begin
        disp_data <= (bcd_code[LOG_DATA_W-1  - char_cnt])  ;
    end 
end

/*********************************************接口信號****************************************************/

always @(posedge clk or negedge rst_n )begin 
    if(rst_n==0) begin
        lcd_rdy_r <= (0)  ;
    end
    else if(state_c == WAIT_LCD)begin
        lcd_rdy_r <= (lcd_ctrl_rdy)  ;
    end 
end

assign lcd_rdy_pos = lcd_ctrl_rdy == 1 && lcd_rdy_r == 0;

always @(posedge clk or negedge rst_n )begin 
    if(rst_n==0) begin
        busy_flag <= (0)  ;
    end
    else if(data_in_vld)begin
        busy_flag <= (1'b1)  ;
    end 
    else if(wait_lcd2idle)begin
        busy_flag <= (0)  ;
    end 
end

assign data_in_vld = state_c == IDLE && din_vld;

always@(*)begin
    if(!lcd_ctrl_rdy || busy_flag || data_in_vld)
        code_rdy = 0;
    else
        code_rdy = 1;
end


/*********************************************編碼后數據輸出****************************************************/
// ASCII CODE
always@(*)begin
    case(disp_data)
        0:dout = "0";
        1:dout = "1";
        2:dout = "2";
        3:dout = "3";
        4:dout = "4";
        5:dout = "5";
        6:dout = "6";
        7:dout = "7";
        8:dout = "8";
        9:dout = "9";
        default:dout = "0";
    endcase
end

always @(posedge clk or negedge rst_n )begin 
    if(rst_n==0) begin
        dout_vld <= (0)  ;
    end
    else if(add_char_cnt)begin
        dout_vld <= (1'b1)  ;
    end 
    else
        dout_vld <= 0;
end

endmodule 

 　　接下來用testbench仿真驗證邏輯功能，在測試向量中要模擬LCD控制模塊和數據源上游模塊的行為，並通過顯示編碼方式驗證待測試模塊狀態機當前狀態。

`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2018/03/15 18:32:05
// Design Name: 
// Module Name: disp_code_tb
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
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module disp_code_tb;

reg clk;
reg rst_n;
reg [8-1:0] din;
reg din_vld;
wire code_rdy;
wire [8-1:0] dout;
wire dout_vld;
reg lcd_ctrl_rdy;

reg [ (4-1):0]  wait_cnt ;
wire        add_wait_cnt ;
wire        end_wait_cnt ;
reg [8*8-1:0] code_state;
reg   lcd_ctrl_busy     ;

//待測試模塊例化
 disp_code#(.DATA_W(8))
 uut(
     .clk         (clk),
     .rst_n       (rst_n),
    
     .din         (din),
     .din_vld     (din_vld),
     .code_rdy    (code_rdy),
    
     .dout        (dout),
     .dout_vld    (dout_vld),
     .lcd_ctrl_rdy(lcd_ctrl_rdy)
);
parameter CYC = 20,
          RST_TIM = 2;

initial begin
    clk = 1;
    forever #(CYC/2) clk = ~clk;
end

initial begin
    rst_n = 1;
    #1;
    rst_n = 0;
    #(CYC*RST_TIM) 
    rst_n = 1;
    #100_000;
    $stop;
end

//模擬LCD控制模塊行為
always @(posedge clk or negedge rst_n )begin 
    if(rst_n==0) begin
        lcd_ctrl_busy <= (0)  ;
    end
    else if(dout_vld)begin
        lcd_ctrl_busy <= (1'b1)  ;
    end 
    else if(end_wait_cnt)begin
        lcd_ctrl_busy <= (0)  ;
    end 
end

always@(*)begin
    if(lcd_ctrl_busy || dout_vld)
        lcd_ctrl_rdy  = 0;
    else
        lcd_ctrl_rdy = 1'b1;
end

always @(posedge clk or negedge rst_n) begin 
    if (rst_n==0) begin
        wait_cnt <= 0; 
    end
    else if(add_wait_cnt) begin
        if(end_wait_cnt)
            wait_cnt <= 0; 
        else
            wait_cnt <= wait_cnt+1 ;
   end
end
assign add_wait_cnt = (lcd_ctrl_rdy == 0);
assign end_wait_cnt = add_wait_cnt  && wait_cnt == (10)-1 ;

//模擬數據源行為
always@(posedge clk or negedge rst_n)begin
    if(!rst_n)
        din <= 0;
    else if(code_rdy)
        din <= 8'h20;
end

always @(posedge clk or negedge rst_n )begin 
    if(rst_n==0) begin
        din_vld <= (0)  ;
    end
    else if(code_rdy)begin
        din_vld <= (1'b1)  ;
    end 
    else begin
        din_vld <= (0)  ;
    end 
end

//狀態顯示編碼
always@(*)begin
    case(uut.state_c)
        5'd0:code_state = "IDLE";
        5'd1:code_state = "ADD_3";
        5'd2:code_state = "SHIFT";
        5'd3:code_state = "ASCII";
        5'd4:code_state = "WAIT_LCD";
        default:code_state = "ERROR";
    endcase
end

endmodule

 　　分別看看顯示編碼模塊仿真波形的整體和局部放大圖：

　　可以看出在LCD控制模塊准備好情況下（lcd_ctrl_rdy拉高），顯示編碼模塊也處於准備就緒狀態，上游模塊送入待轉碼數據8'h20，對應的十進制數是32，顯示編碼模塊輸出結果與數值相符合。