Verilog頻率計設計

    這是以前的一個可編程邏輯課上機實驗三

 

實驗報告

    數字頻率計的基本設計思路是在給定一個time開始測量的時候產生的T的個數，也就是采用一個標准的基准時鍾，在單位時間（1秒）里對被測信號的脈沖數進行計數。測頻法包括直接測頻法、等精度頻率測量法、周期法等。

    數字頻率計的原理如圖6-1所示。對系統時鍾的信號分頻后產生1Hz的輸出頻率被作為控制模塊的時鍾輸入，由控制模塊產生的計數使能信號和清零信號對計數模塊進行控制，而由其產生的鎖存信號load對鎖存模塊進行控制，一旦計數使能信號為高電平，並且時鍾上升沿到來，計數器便開始正常計數，清零信號到來則計數清零，而當鎖存信號為高電平時，數據便被鎖存器鎖存，然后將鎖存的數據輸出到顯示模塊顯示出來，數據鎖存保證系統可以穩定顯示數據，顯示譯碼驅動電路將二進制表示的計數結果轉換成相應的能夠在數碼顯示管上可以顯示的十進制結果。

（1）分頻器模塊

    分頻器模塊將對系統時鍾進行分頻，輸出1Hz赫茲的信號，作為測頻控制模塊的輸入信號。例如，假設系統時鍾為1024Hz，則對其進行2的10次方分頻即可得到1Hz的分頻輸出信號。

（2）測頻控制模塊

    測頻控制模塊的輸出包括計數器的使能端，清零端以及數據鎖存器的鎖存信號。分別控制計數器的計數和清零。當鎖存信號為高電平時，計數器的計數結果被鎖存並輸出到顯示模塊顯示。

module testctl(clk,tsten,clr,load);

input clk;

output tsten,clr,load;

reg loadcnt,div2,clr;

always@(posedge clk)

       div2<=~div2;

 always@(clk,div2)

begin

       if (clk==0 && div2==0)

              clr=1;

       else

              clr=0;

end

assign load=~div2;

assign tsten=div2;

endmodule

   該模塊的仿真結果可參考圖6-2。

（3）計數器模塊

    計數器是完成計數步驟的一個單元。它也可用與分頻、定時、產生節拍脈沖和脈沖序列等。本設計中為了可以使計數器正常工作，必須只有當使能端為1的時候才開始計數，每個時鍾的上升沿到來時計數器加1，當累加到10的時候就清零，同時產生進位信號，同時計數器也應帶有清零信號，一旦清零信號有效時，計數器立即清零。

（4）鎖存器模塊

    鎖存，就是把信號暫存以維持某種電平狀態。測量模塊的工作任務成功后，在load信號的上升沿到來時把測量值存入reg當中，之后發送到顯示模塊當中。鎖存器主要是為了保護數據，使其在下次觸發或者復位時仍然有效。

（5）顯示模塊

    LED顯示器在許多的數字系統中作為顯示輸出設備，使用非常廣泛。它內部有七個發光的a、b、d、e、f和g二極管。通過點亮不同的LED字段，可顯示數字0，1,┅，9和A，b，C，d，E，F等不同的字符及自定義一些段發光代表簡單符號。

（6）頂層模塊

       按照圖一所示的數字頻率計的框圖，調用各單元模塊，完成數字頻率計的頂層設計，並進行仿真，實現頻率測量。

 

 練習

（1）分頻器模塊

module fre_div (clk, clk_out);
    input clk;
    output clk_out;
    reg [8:0] counter;
    reg clk_out;
    parameter N = 1000;  //改變N的值變成任意偶分頻，同時counter的范圍需要相應修改
    
    always @ (posedge clk)
                begin
                    if (counter == N/2 - 1)  //偶分頻數一半時反相
                        begin
                            clk_out <= ~clk_out;
                            counter <= 0;  //置0，從0計數
                        end
                    else
                        counter <= counter + 1;
                end
endmodule

 

（2）測頻控制模塊

module testctl (clk_out_ctl, tsten, rst_ctl, load);
    input clk_out_ctl;
    output tsten, rst_ctl, load;
    reg rst_ctl, div2;
    always @(posedge clk_out_ctl) begin
        div2 = ~div2;
    end
    always @(clk_out_ctl or div2) begin
        if (clk_out_ctl == 0 && div2 == 0) begin
            rst_ctl = 1;            
        end
        else 
        begin
            rst_ctl = 0;
        end
    end
    assign load = ~div2;
    assign tsten = div2;
endmodule

 

（3）計數器模塊（改正在注釋里）

module counter (enable,clk_t,rst_count,dout,cout);
    input enable,clk_t,rst_count;
    output [15:0] dout;
    output cout;
    reg cout;
    reg [15:0] dout;
    always @(posedge clk_t) begin//有問題，always @(posedge clk_t or posedge rst_count)  //異步復位
        if (!rst_count) begin//              if (rst_count)  begin  dout = 16'd0; cout = 1'b0; end //先寫復位，首先考慮復位信號
            if (enable) begin//              else begin 
                if(dout == 65535) begin //        if (enable) begin
                    dout = 16'd0;     //               if(dout == 65535) begin dout = 16'd0; cout = 1'b1; end 
                    cout = 1'b1; //                         else dout = dout + 16'd1;
                end      //                       end 
                else begin   //              end 
                    dout = dout + 16'd1;                
                end
            end
        end
        else begin
            dout = 16'd0;
            cout = 1'b0;
        end    
    end
endmodule


    

 

 （4）鎖存器模塊

module latch_out (in_dout, save_dout, load_in);
    input load_in;
    input [15:0] in_dout;
    output [15:0] save_dout;
    reg [15:0] reg_in;
    wire [15:0] save_dout;
    always @(load_in)
    if (load_in)    
    reg_in = in_dout;
    assign save_dout = reg_in;
endmodule

 

（5）顯示模塊

　　【1】二進制轉BCD碼模塊（參考）

module bin_bcd_cp (bin, wan, qian, bai, shi, ge, bcd); 
    input [15:0] bin;
    output [31:0] bcd;
    output reg [3:0] wan;
    output reg [3:0] qian;
    output reg [3:0] bai;
    output reg [3:0] shi;
    output reg [3:0] ge;
    integer i;
    always @(bin) begin
        wan = 4'd0;
        qian = 4'd0;
        bai = 4'd0;
        shi = 4'd0;
        ge = 4'd0;
        for (i = 15; i >= 0; i = i - 1) begin
            if (wan > 4) wan = wan + 3;
            if (qian > 4) qian = qian + 3;
            if (bai > 4) bai = bai + 3;
            if (shi > 4) shi = shi + 3;
            if (ge > 4) ge = ge + 3;
            
            wan = wan << 1;
            wan[0] = qian[3];
            qian = qian << 1;
            qian[0] = bai[3];
            bai = bai << 1;
            bai[0] = shi[3];
            shi = shi << 1;
            shi[0] = ge[3];
            ge = ge << 1;
            ge[0] = bin[i];
        end
    end
    assign bcd = {{12{1'b0}}, wan, qian, bai, shi, ge};
endmodule

　　【2】八段顯示數碼管

module seg7 (data_in, data_out );
    input [3:0] data_in ;
    output [7:0] data_out ;
    reg [7:0] data_out ;
    always @(data_in) begin
        data_out = 7'b1111111;
            case (data_in )
            4'b0000: data_out = 8'b1100_0000; // 0
            4'b0001: data_out = 8'b1111_1001; // 1
            4'b0010: data_out = 8'b1010_0100; // 2
            4'b0011: data_out = 8'b1011_0000; // 3
            4'b0100: data_out = 8'b1001_1001; // 4
            4'b0101: data_out = 8'b1001_0010; // 5
            4'b0110: data_out = 8'b1000_0011; // 6
            4'b0111: data_out = 8'b1111_1000; // 7
            4'b1000: data_out = 8'b1000_0000; // 8
            4'b1001: data_out = 8'b1001_1000; // 9
            4'b1010: data_out = 8'b1000_1000; // A
            4'b1011: data_out = 8'b1000_0011; // b
            4'b1100: data_out = 8'b1010_0111; // c
            4'b1101: data_out = 8'b1010_0001; // d
            4'b1110: data_out = 8'b1000_0110; // E
            4'b1111: data_out = 8'b1000_1110; // F
            default: data_out = 8'b1111_1111;
            endcase
    end
endmodule

 

 

（6）頂層模塊

    把各個模塊生成symbol，通過創建 block diagram/schematic file 手動連線生成。

 

RTL：

仿真波形：

 

注：各個小模塊的仿真測試都要一個一個做（在此我省略了）

 

 

 

如有錯誤還請指出，如有侵權還請告知，如需轉載請注明出處！                                              

本人博客：http://www.cnblogs.com/yllinux/