最新消息請看最后~
我的任務是分析Verilog程序中的算法...於是自然搭配Xilinx(賽靈思)發布的vivado集成開發環境進行分析.我用的版本是vivado 2017.1版本,在這之前,2014.4版本總是會出現各種奇怪的錯誤...比如編譯時出現:
[Vivado 12-1345] Error(s) found during DRC.Bitgen not run.
[USF-XSim 62] 'compile' step failed witherror(s). Please check the Tcl console output or '' file for more information.
'compile'步驟失敗並出現錯誤。 請查看Tcl控制台輸出或“'文件以獲取更多信息。
然而在2017.1中就不會出現這個問題...
不過2017.1版本也有一些缺點.
首先,它和VS2017不兼容(VS2015沒有問題),所以我在win7虛擬機上運行的.其次,它在虛擬機中運行地太慢了...經常會等個一兩分鍾,才慢悠悠地顯示主界面.在這期間會跳出
不用擔心,最后還是會正常運行的...(也有可能是因為我電腦配置太低)
作為一個窮學生,我用的是webpack版本,即下即安.不過下載可能需要科學上網...我也不懂為什么...
最新消息...在學長的幫助下,我終於可以同時安裝VS2017和vivado2017.1了...
其實方法也不難,只要在它的路徑中C:\Xilinx\Vivado\2017.1\tps\win64將兩個文件的名稱改了就可以了,分別是vcredist_x64.exe和xvcredist.exe...誰知道這是為什么呢?好像是因為vivado以為VC安裝包沒有安裝成功,所以會不斷調用這個安裝包?