【VHDL】組合邏輯電路和時序邏輯電路的區別

簡單的說，組合電路，沒有時鍾；時序電路，有時鍾。

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也就是說，組合邏輯電路沒有記憶功能，而時序電路具有記憶功能。

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在VHDL語言中，不完整條件語句對他們二者的影響分別是什么？
組合邏輯中可能生成鎖存器，因為不完整語句的沒寫的一部分視為保持原值，需要鎖存器來保存，鎖存器的出發邊沿就是寫了的那部分的觸發條件來控制；
時序邏輯本身是寄存器，可以儲存值的。