IR Drop仿真是一個系統層面的問題，需要考慮完整的Power Distribution System(PDS)鏈路上所有壓降，並以此來優化每顆器件所接收到的供電電壓。
在設計設計中所有的電源供電芯片在相應的設計下都有一個標稱的輸出電壓與電壓波動范圍（可能是由於芯片本身或所用分壓電阻誤差造成）。每顆SINK芯片也有標稱的正常工作的電壓與上下容限范圍。我們需要根據這些給定條件結合PowerDC仿真結果來判斷PDS設計是否符合要求。
典型的PowerDC仿真流程：
案例1： 實際電壓低於正常額定電壓
如下圖所示的一個PCB板，一個VRM同時給兩個SINK供電，SINK1通過一個被動元件（如磁珠或電阻等）與VRM連接，SINK2直接通過PCB敷銅與VRM連接。假設VRM輸出電壓為1.5V，輸出容限為0%，SINK1和SINK2額定供電電壓為1.5V， 容限為1%，供電電流分別為5A和0.2A。
PowerDC的仿真結果如下圖所示，SINK1和SINK2結果都為FAIL。那么PowerDC軟件是如何計算Margin值的呢？
當實際電壓低於正常額定電壓時，Margin通過下面公式計算：
Margin = (Actual voltage + SinkLowerTolerance) – (Normal voltage + VRMoutputTolerance)
因此以U2為例計算得到U2的Margin為：
U2_margin = [1.42763 + (1.5 * 1%)] – [1.5 + (1.5*0%)]
= 1.44263 – 1.5 = –0.05737V
當Margin為負時則說明IR Drop仿真結果Fail， 在PowerDC報告中會出現一個紅色的叉叉。
案例2： 實際電壓高於正常額定電壓
假設有一個PCB設計如下圖所示， 包含一個VRM和4個SINK芯片，VRM與SINK的設計參數見下圖仿真結果表格所設。
PowerDC最終的仿真結果顯示所有SINK的IR Drop仿真結果都PASS，那這些Margin值又是如何計算出來的呢？
當實際電壓高於正常額定電壓時，Margin通過下面公式計算：
Margin = (Normal voltage + SinkUpperTolerance) – (Actual voltage + VRMoutputTolerance)
因此以SINK_U_flash1為例計算得到SINK_U_flash1的Margin為：
SINK_U_flash1_margin = [3.3 + (3.3 * 1.2121%)] – [3.31945 + (3.3*0%)]
= 3.33999996 – 3.31945 = 0.020548V
當Margin為負時則說明IR Drop仿真結果Pass， 在PowerDC報告中會出現一個綠色的勾。