Verilog利用$fdisplay命令往文件中寫入數據

最近在做的事情是，用FPGA生成一些滿足特定分布的序列。因此為了驗證我生成的序列是否擁有預期的性質，我需要將生成的數據提取出來並且放到MATLAB中做數據分析。

但是網上的程序很亂，表示看不懂==其實特別簡單的一個命令，不知道別人為什么搞那么復雜。

在testbench里面寫的主要語句：

 

integer handle;//定義后面要用到的變量
//...
//...

handle = $fopen("data.txt");//打開文件
//...
//...
always #10 clk = ~clk;//定義時鍾
always #20 
begin
    $fdisplay(handle,"%d",rand_num);//寫數據
    while(!rst_n) $fclose(handle);//關文件
end

主要步驟就是定義變量、打開文件、文件中寫入數據以及最后的決定什么時候關閉文件。

 

祝你好運！