同步復位與異步復位——異步復位同步釋放
一、同步復位與異步復位特點：
同步復位就是指復位信號只有在時鍾上升沿到來時，才能有效。否則，無法完成對系統的復位工作。
異步復位是指無論時鍾沿是否到來，只要復位信號有效，就對系統進行復位。
二、異步復位和同步復位的優缺點：
1、同步復位的優點大概有3條：
a、有利於仿真器的仿真。
b、可以使所設計的系統成為100%的同步時序電路，這便大大有利於時序分析，而且綜合出來的fmax一般較高。
c、因為他只有在時鍾有效電平到來時才有效，所以可以濾除高於時鍾頻率的毛刺。
同步復位的缺點：
a、復位信號的有效時長必須大於時鍾周期，才能真正被系統識別並完成復位任務。同時還要考慮，諸如：組合邏輯路徑延時,復位延時等因素。
b、由於大多數的邏輯器件的目標庫內的DFF都只有異步復位端口，所以，倘若采用同步復位的話，綜合器就會在寄存器的數據輸入端口插入組合邏輯，這樣就會耗費較多的邏輯資源。
2、異步復位的優點也有三條：
a、大多數目標器件庫的dff都有異步復位端口，因此采用異步復位可以節省資源。
b、設計相對簡單。 c、異步復位信號識別方便，而且可以很方便的使用FPGA的全局復位端口GSR。
異步復位的缺點：
a、在復位信號釋放(release)的時候容易出現問題。具體就是說：倘若復位釋放時恰恰在時鍾有效沿附近，就很容易使寄存器輸出出現亞穩態，從而導致亞穩態。
b、復位信號容易受到毛刺的影響。
所以，一般都推薦使用異步復位同步釋放的方式，而且復位信號低電平有效。這樣就可以兩全其美了。下面是Verilog代碼：
module Rst_Circuit( Rst_n,
Clk, D, Q );
input Rst_n;
input Clk; input D;
output Q;
reg Rst_Reg_n;
reg Q;
always @(posedge Clk) begin //將異步復位信號先用Clk同步一下 Rst_Reg_n <= Rst_n; end
//如果沒有加"or negedge Rst_Reg_n",將變成同步復位 always @(posedge Clk or negedge Rst_Reg_n) begin if (~Rst_Reg_n) begin Q <= 1'd0; end else begin Q <= D; end end
endmodule