verilog中的同步復位與異步復位

同步復位：顧名思義，同步復位就是指復位信號只有在時鍾上升沿到來時，才能有效。否則，無法完成對系統的復位工作。

用Verilog HDL描述如下：

always @ (posedge clk) begin
if (!Rst_n)
…
end

異步復位：它是指無論時鍾沿是否到來，只要復位信號有效，就對系統進行復位。

用Verilog HDL描述如下：
always @ (posedge clk,negedge Rst_n) begin
if (!Rst_n)
…
end

e.g. 異步復位的並行輸入和並行輸出移位寄存器

1.設計代碼

`default_nettype none
module Shift_Register(clk,rst_n,in,out);
    parameter byte_size = 8;    //declare input and output width.
    parameter reset_data = 8'd0;    //The value of the output when the reset signal is valid.
    input wire clk;
    input wire rst_n;
    input wire [byte_size-1:0] in;
    output reg [byte_size-1:0] out;

    always @(posedge clk or negedge rst_n) 
    begin
        if (!rst_n) //asynchronous reset
            begin
                out <= reset_data;            
            end
        else
            begin
                out <= {in[byte_size-2:0],in[byte_size-1]};
            end
    end
endmodule

2.testbench

module Shift_Register_testbench();
reg clk,reset;
reg [7:0] in;
wire [7:0] out;

Shift_Register instance1(
    .clk(clk),
    .rst_n(reset),
    .in(in),
    .out(out)
    );

always #5 clk = ~clk;

initial begin
    #0 clk = 0;
       reset=0;
       in = 8'b1110_0111;
    #23 reset =1;
    #300 $stop;        //stop simulate
end
initial fork
    #73 reset =0;
    #77 reset =1;
    #103 reset =0;
    #113 reset =1;
join
endmodule

3.Simulate Wave

 同步復位的優點：

1.有利於仿真器的仿真。

2.可以使所設計的系統成為100%的同步時序電路，這便大大有利於時序分析，而且綜合出來的fmax一般較高。

3.因為他只有在時鍾有效電平到來時才有效，所以可以濾除高於時鍾頻率的毛刺。

同步復位的缺點：

1.復位信號的有效時長必須大於時鍾周期，才能真正被系統識別並完成復位任務。同時還要考慮，諸如：clk skew,組合邏輯路徑延時,復位延時等因素。

2.由於大多數的邏輯器件的目標庫內的DFF都只有異步復位端口，所以，倘若采用同步復位的話，綜合器就會在寄存器的數據輸入端口插入組合邏輯，這樣就會耗費較多的邏輯資源。

異步復位的有點：

1.大多數目標器件庫的dff都有異步復位端口，因此采用異步復位可以節省資源。

2.設計相對簡單。

3.異步復位信號識別方便，而且可以很方便的使用FPGA的全局復位端口GSR。

異步復位的缺點：

1.在復位信號釋放(release)的時候容易出現問題。具體就是說：倘若復位釋放時恰恰在時鍾有效沿附近，就很容易使寄存器輸出出現亞穩態，從而導致亞穩態。

2.復位信號容易受到毛刺的影響。

綜上所述：

一般都推薦使用異步復位，同步釋放的方式，而且復位信號低電平有效。這樣就可以兩全其美了。

1.采用異步復位綜合出來的電路如下：

 

 2.采用同步復位綜合出來的電路如下：

 

 3.采用兩級寄存器異步復位綜合出來的電路如下：

 

 4.異步復位、同步釋放綜合出來的電路如下：（非常重要，一般采用此種方式設計）