FPGA管腳非常多，在原理圖設計中，常常先大致進行PCB草圖布局，然后根據布局結果進行原理圖電氣連接，例如，SDRAM離bank3比較近，那么就將SDRAM在原理圖中都連到bank3上。這樣看似在進行PCB設計時已沒什么問題，但是FPGA管腳太多，有時考慮走線方便，特殊走線等問題，就要使用allegro中的換pin功能，下面就來具體介紹換pin的方法。
- FPGA換pin結束，PCB畫完后在Allegro中點file-export-logic，在logic type中選擇design entry CIS，表示要傳回的軟件為Capture，在export to directory欄中選擇要導出的路徑為schematic下的allegro_backAnnotation。
- 單擊export cadence，彈出執行進度窗口。
- 打開design entry CIS軟件，進入原理圖工程。
- 單擊tools-back annotate。
- 在netlist欄選擇為schematic下的allegro_backAnnotation。
- Back annotation欄中選擇update schematic與view output。
- 單擊確定按鈕，執行回注。
換pin心得
- 只有每個元件都添加封裝了才能生成網表，生成見表前要annotate，元件標號排好，再打印元件清單，進行DRC檢查，元件封裝添加好，pin group設置好。
- 右擊元件|edit part|view|package|edit|properties| 把所有的pin group換成一樣的字符就可以了，點擊ok，updata all，再生成網表。注意，只換IO口，配置芯片管腳，時鍾專用管腳都不要換，否則板子很可能就廢了。換pin窗口中有designor，bank，pin編號，引腳號，這樣換pin時不易出錯。
- 可以把不同bank上IO的Pin group設為相同值，也就是說，不同bank間的IO口也可以換pin。