《FPGA全程進階---實戰演練》之搞定阻抗匹配


  筆者最近幾天在做視頻采集板卡時,視頻顯示端打算采用 USB2.0接口+上位機 顯示,其中USB需要做阻抗匹配。通常情況下USB的阻抗值需要做到90Ω±10%。下面就講解一下關於阻抗匹配的知識,哪里說得不對的,還望大家批評指正。

  在高速電路中,如USB、HDMI、DDR、LVDS設計中往往要注意阻抗匹配問題,高頻信號在傳輸線中傳播時所遇到的阻力稱為特性阻抗,包括容抗,感抗,阻抗。為了保證信號在傳輸過程中不發生反射現象,信號盡量保持完整,降低傳輸損耗,要對印刷電路板進行阻抗匹配。阻抗匹配的目的主要在於傳輸線上所有高頻微波信號都能達到負載點,不會有信號反射回源頭。其中通常情況下,USB/DDR的阻抗值保持在90Ω±10%。HDMI/LVDS保持在100Ω±10%。

影響阻抗的關鍵因素如圖25.1所示,主要有:線寬(W),線距(S),線厚(T),介質常數(Dk/Er),介質厚度(H),那么阻抗和線寬(W),線距(S),線厚(T),介質常數(Dk/Er)成反比,和介質厚度(H)成正比。

wps374A.tmp

wps375B.tmp

圖25.1 阻抗影響因素

wps377B.tmp

圖25.2 阻抗相關因素

  阻抗匹配的方法:1.憑經驗值;2.交給PCB廠商;3.結合SI9000進行系統的理論計算。那么本節主要是講解關於SI9000的使用。

  圖25.3所示是不同板厚各參數的設置,此圖不是標准,僅此作為講解用,由圖中可見1.2mm厚的板子和1.6mm的板子也就是絕緣層的厚度不一樣而已,其他參數保持一致。若是用過Altium的朋友,應該還記得在設置層的時候,有一個core和Prepreg,如圖25.4所示,core和prepreg的區別在於,雖都是絕緣材料,但core可以兩面均有銅箔走線,prepreg為純絕緣材料,不走任何銅箔線。

wps378C.tmp

圖25.3 四層板不同板厚各參數

wps378D.tmp

圖25.4 altium中四層板各參數

  圖25.5 是SI9000界面的一些介紹。

wps759.tmp

圖25.5 SI9000界面

  通常會將電源層和地層作為信號層電流回流路徑和阻抗參考層,一般采用地層作為參考層或電流回流路徑。如果必須采用電源層作為參考或信號回流的路徑,注意不要讓高速信號走線耦合噪聲到電源平面。

那么下面就結合基於USB視頻采集板卡說明一下阻抗的計算以及線寬和間距問題。

wps5409.tmp

 

 

圖25.6 USB2.0硬件搭建

  如上圖25.6所示是USB2.0硬件電路圖,其中DPLUS和DMINUS布線的好壞直接決定了最終的傳輸速度。關於USB硬件布線以及相關的設計,讀者可以參考Cypress相關文件內容。如圖25.7所示。

wpsDD6B.tmp

wpsDD8B.tmp

圖25.7 相關參考資料

  在PCB面板上,USB的D+(DPLUS)D-(DMINUS)就是兩根導線,一般平行放置,影響D+(DPLUS)與D-(DMINUS)差分阻抗的因素和之前提到的一樣。

借助電磁波原理中微波傳輸帶的2D模型來計算,單根阻抗計算公式如下:

wpsDD9C.tmp

  差分阻抗模型如下圖25.8所示。

wpsDDAD.tmp

圖25.8 差分阻抗模型

  差分阻抗計算公式如下:

wpsDDAE.tmp

  了解了上述的原理之后,我們可以直接采用SI9000此軟件去計算,不用去記住那些繁瑣公式,不過從上述公式中,也可以看出阻抗的影響因素和一開始提到的影響因素是一致的。

筆者設計的四層板的排列方式:top layer(signal layer)---power plane (inner plane)---GND layer ---bottom layer (signal layer),所以筆者在計算阻抗時,電源層和地層均可選擇參考平面,上下對稱,所以計算top layer(signal layer)---power plane (inner plane)即可,當然也可以計算GND layer ---bottom layer (signal layer)。

打開SI9000軟件(軟件可以網上下載),先計算單端阻抗,實際的模型中,廠商往往會在頂層塗一層綠油,所以實際模型如下圖25.9所示:

wpsDDAF.tmp

圖25.9 單端阻抗

筆者設計的單端阻抗相關參數如圖25.10所示,計算出來的結果是單端阻抗值69.73,一般情況下,單端阻抗要保留一定的余量。筆者tolerance一項沒有設置,這個具體應該要和PCB廠商溝通,所以此參數能夠滿足我們設計的要求。

wpsDDBF.tmp

圖25.10 單端阻抗參數

單端阻抗搞定之后,接下來需要計算差分阻抗,這個參數盡量要保持在90Ω±10%范圍內。SI9000選擇界面如圖25.11所示。

wpsDDD0.tmp

圖25.11 差分阻抗

設計好之后需要設置相關參數,如下圖25.12所示:

wpsDDE1.tmp

圖25.12 差分阻抗相關參數

間距為6mil,線寬為15mil,core層的厚度為12.6mil,計算出來的結果為89.72Ω,滿足在90Ω±10%范圍內。

計算完上述參數之后,就要開始布線,那么在原理圖中需要設置差分對。如圖25.13所示。定義方式為在菜單欄中選擇 place ---directives ---differential pair即可,還需要注意的是,在命名時需要定義為*_N和*_P的格式,其中N和P部分大小寫。

wpsDDF1.tmp

圖25.13 差分對的定義

定義完參數之后,需要對差分對的規則進行設置,如圖25.14所示,點擊rule wizard。

wpsDDF2.tmpwpsDDF3.tmp

圖25.14 規則設置

  根據上面的計算,線寬為15mil最好,所以設置線寬為15mil。

wpsDE04.tmp

圖25.15 線寬設置

考慮到PCB布線時,D+(DPLUS)和D-(DMINUS)線的長度小於70mm,以20~30mm較宜,並且D+(DPLUS)和D-(DMINUS)線的長度差應盡量小於2mm,防止信號時滯。所以在圖25.16中所示,換算成mil值為80mil。

wpsDE14.tmp

圖25.16 允許長度差范圍

圖25.17為間距設置,優選6mil間距。

wpsDE15.tmp

圖25.17 間距設置

接下來利用差分對布線功能布線即可。


免責聲明!

本站轉載的文章為個人學習借鑒使用,本站對版權不負任何法律責任。如果侵犯了您的隱私權益,請聯系本站郵箱yoyou2525@163.com刪除。



 
粵ICP備18138465號   © 2018-2025 CODEPRJ.COM