FPGA的軟核、硬核以及固核的概念

 現在的FPGA設計，規模巨大而且功能復雜，因此設計的每一個部分都從頭開始是不切實際的。一種解決的辦法是：對於較為通用的部分可以重用現有的功能模塊，而把主要的時間和資源用在設計中的那些全新的、獨特的部分。這就像是你在開發應用程序的時候就不用直接去寫驅動物理硬件的代碼，而是直接調用Windows提供的API就行了。 這種功能模塊我們稱作IP核(Intelligent Property) ，IP核是具有知識產權核的集成電路芯核總稱，是經過反復驗證過的、具有特定功能的宏模塊，與芯片制造工藝無關，可以移植到不同的半導體工藝中。到了SOC 階段，IP 核設計已成為ASIC 電路設計公司和FPGA 提供商的重要任務，也是其實力體現。對於FPGA 開發軟件，其提供的IP 核越豐富，用戶的設計就越方便，其市場占用率就越高。目前，IP 核已經變成系統設計的基本單元，並作為獨立設計成果被交換、轉讓和銷售。

    從IP核的提供方式上，通常將其分為軟核、固核和硬核這3類。從完成IP核所花費的成本來講，硬核代價最大； 從使用靈活性來講，軟核的可復用使用性最高。與軟核實現方式相比，硬核可以把功耗降低5~10 倍, 節約將近90% 的邏輯資源。

    軟核(Soft IP Core) : 軟核在EDA 設計領域指的是綜合之前的寄存器傳輸級(RTL) 模型；具體在FPGA 設計中指的是對電路的硬件語言描述，包括邏輯描述、網表和幫助文檔等。軟核只經過功能仿真，需要經過綜合以及布局布線才能使用。其優點是靈活性高、可移植性強，允許用戶自配置；缺點是對模塊的預測性較低，在后續設計中存在發生錯誤的可能性，有一定的設計風險。軟核是IP 核應用最廣泛的形式。 

    固核(Firm IP Core) :固核在EDA 設計領域指的是帶有平面規划信息的網表；具體在FPGA 設計中可以看做帶有布局規划的軟核，通常以RTL 代碼和對應具體工藝網表的混合形式提供。將RTL 描述結合具體標准單元庫進行綜合優化設計，形成門級網表，再通過布局布線工具即可使用。和軟核相比，固核的設計靈活性稍差，但在可靠性上有較大提高。 目前，固核也是IP 核的主流形式之一。 

    硬核 (Hard IP Core) :硬核在EDA 設計領域指經過驗證的設計版圖；具體在FPGA 設計中指布局和工藝固定、經過前端和后端驗證的設計，設計人員不能對其修改。不能修改的原因有兩個：首先是系統設計對各個模塊的時序要求很嚴格，不允許打亂已有的物理版圖；其次是保護知識產權的要求，不允許設計人員對其有任何改動。IP 硬核的不許修改特點使其復用有一定的困難，因此只能用於某些特定應用，使用范圍較窄。