verilog中有符號整數說明及除法實現

　　1、以8位短整數為例，短整數的最高位是符號位，符號位的正負表示了該值是“正還是負”？。正值的表示方法是以0開始的8位二進制數，反之負值的表示方法是用正數的補碼來表示。例如：+127 亦即8'b0111_1111;那么-127 亦即8'b1000_0001（通過相應正數的按位取反加1得到，符號位也要取反）;

　　2、正值可以進行求反又加一之后成為負值。那么負值如何變成正值？同樣的一個道理“負值求反又加一后，成為正值”。

　　3、我們知道短整數的位寬為,8 ，亦即取值范圍是0~255。但是符號位的出現吃掉了最高位，所以造成取值范圍變成2^7=128，即0到127。

　　4、在Modelsim中顯示數據時，數據格式Decimal表示有符號數（-128~+127），Unsigned表示無符號數（0~255）（二者最終都是整數方式顯示）。也即：Modelsim只能對最終結果實現轉化，在數據處理過程中則需要人為編程實現正數或者負數。

 

除法實現及仿真：

module divider(Reset,Clock,Start_sig,Done_sig,A,B,C,D);

input Reset,Clock,Start_sig;
output Done_sig;
input [7:0] A,B;
output [7:0] C,D;

reg [7:0] A_temp,B_temp,C,D;
reg Symbol,Done_sig;
reg [2:0] i;

always@(posedge Clock or negedge Reset)
begin
    if(!Reset)
    begin
        C<=8'b0;
        D<=8'b0;
        i<=3'b0;
        Done_sig<=1'b0;
    end
    else if(Start_sig)
    case(i) 
        0:begin
            Symbol<=A[7]^B[7];
            A_temp<=A[7]?(~A+8'b1):A;
            B_temp<=B[7]?B:(~B+8'b1);
            i<=i+1'b1;
          end
        1:begin
            if(A_temp<(~B_temp+8'b1)) begin D<=A_temp;i<=i+1'b1;C<=Symbol?(~C+1'b1):C;end
            else begin A_temp<=A_temp+B_temp;C<=C+8'b1;end
          end
        2:begin
            Done_sig<=1'b1;i<=i+1'b1;
          end
        3:begin
            Done_sig<=1'b0;i<=1'b0;
          end
    endcase
end 

endmodule 

`timescale 1ns/1ps
module divider_tb();
reg Reset,Clock,Start_sig;
reg [7:0] A,B;
wire Done_sig;
wire [7:0] C,D;

divider U(
.Reset(Reset),
.Clock(Clock),
.Start_sig(Start_sig),
.A(A),
.B(B),
.C(C),
.D(D),
.Done_sig(Done_sig));

initial
begin
Reset=0;#10 Reset=1;
Clock=0;forever #10 Clock=~Clock;
end


always@(posedge Clock or negedge Reset)
if(!Reset)
begin
    A<=8'b0;
    B<=8'b0;
    Start_sig<=1'b0;
end
else
    if(Done_sig)
    
    Start_sig<=1'b0;

    else 
    begin 
    A<=8'b00110110;
    B<=8'b11111001;
    Start_sig<=1'b1;
    end
    
endmodule

Q9.0，M6.4a的仿真結果：

 

出現的問題：為什么昨天功能仿真是對的，而今天時序仿真得到的商卻是零？