FPGA的上電復位

　　在基於verilog的FPGA設計中，我們常常可以看到以下形式的進程：

reg [19:0] cnt;
always@(posedge Clk50M or negedge Rst_n)
begin
     if(!Rst_n)
        cnt<=20'd0;
     else if(cnt_able)
         cnt<=cnt+1'b1;
end

 

　　信號Rst_n用來對進程中所用變量的初始化，這個復位信號是十分重要的，如果沒有復位，會導致一些寄存器的初始值變得未知，如果此時FPGA就開始工作的話，極易導致錯誤。

　　那么，這個復位信號來自何處？難道我們做好的系統，每次上電后都要手動按一下reset按鈕么？

　　答案是否定的！這個復位信號其實是由特定的程序來產生的，系統每次上電，都會由該程序產生一個復位信號，從而避免了手動復位。

　　在網上找了多種方案，覺得只有這個程序比較簡單實用，轉來如下：

/**************************************
*  功能：同步復位產生模塊
*  輸入參數：
*         1.  clk： 50M 時鍾輸入
*         2.  全局復位信號
*  輸出參數：
*         sys_rst_n:系統全局同步復位信號
***************************************/
module    system_ctrl
(
    input    clk,
    input    rst_n,
    output    sys_rst_n
);

//------------------------------------------
// Delay 100ms for steady state
reg    [22:0] cnt;
always@(posedge clk or negedge rst_n)
begin
    if(!rst_n)
        cnt <= 0;
    else
        begin
        if(cnt < 23'd50_00000) //100ms
            cnt <= cnt+1'b1;
        else
            cnt <= cnt;
        end
end

//------------------------------------------
//rst_n synchronism
reg    rst_nr0;
reg    rst_nr1;
always@(posedge clk or negedge rst_n)
begin
    if(!rst_n)
        begin
        rst_nr0 <= 0;
        rst_nr1 <= 0;
        end
    else if(cnt == 23'd50_00000)
        begin
        rst_nr0 <= 1;
        rst_nr1 <= rst_nr0;
        end
    else
        begin
        rst_nr0 <= 0;
        rst_nr1 <= 0;
        end
end

assign    sys_rst_n = rst_nr1;

endmodule

說明：

　　1.第一個進程用來延時，當上電后，延時100ms，以保證FPGA內部達到穩定狀態；此時sys_rst_n始終為0，也就是系統時鍾處於復位狀態中。

　　2.當100ms延時結束后，sys_rst_n與系統時鍾同步釋放，即sys_rst_n拉高，復位結束，系統開始正常工作；