數字電路設計中一般有源代碼輸入、綜合、實現等三個比較大的階段，而電路仿真的切入點也基本與這些階段相吻合，根據適用的設計階段的不同仿真可以分為RTL行為級仿真、綜合后門級功能仿真和時序仿真。這種仿真輪廓的模型不僅適合FPGA/CPLD設計，同樣適合IC設計。...
一、RTL行為級仿真
在大部分設計中執行的第一個仿真將是RTL行為級仿真。這個階段的仿真可以用來檢查代碼中的語法錯誤以及代碼行為的正確性，其中不包括延時信息。如果沒有實例化一些與器件相關的特殊底層元件的話，這個階段的仿真也可以做到與器件無關。因此在設計的初期階段不使用特殊底層元件即可以提高代碼的可讀性、可維護性，又可以提高仿真效率，且容易被重用。（絕大部分設計人員將這個階段的仿真叫功能仿真！）
二、綜合后門級功能仿真 （前仿真）
一般在設計流程中的第二個仿真是綜合后門級功能仿真。絕大多數的綜合工具除了可以輸出一個標准網表文件以外，還可以輸出Verilog或者VHDL網表，其中標准網表文件是用來在各個工具之間傳遞設計數據的，並不能用來做仿真使用，而輸出的Verilog或者VHDL網表可以用來仿真，之所以叫門級仿真是因為綜合工具給出的仿真網表已經是與生產廠家的器件的底層元件模型對應起來了，所以為了進行綜合后仿真必須在仿真過程中加入廠家的器件庫，對仿真器進行一些必要的配置，不然仿真器並不認識其中的底層元件，無法進行仿真。Xilinx公司的集成開發環境ISE中並不支持綜合后仿真，而是使用映射前門級仿真代替，對於Xilinx開發環境來說，這兩個仿真之間差異很小。
三、時序仿真 （后仿真）
在設計流程中的最后一個仿真是時序仿真。在設計布局布線完成以后可以提供一個時序仿真模型，這種模型中也包括了器件的一些信息，同時還會提供一個SDF時序標注文件（Standard Delay format Timing Anotation）。SDF時序標注最初使用在Verilog語言的設計中，現在VHDL語言的設計中也引用了這個概念。對於一般的設計者來說並不需知道SDF