【仿真】【modelsim】：verilog功能仿真流程

一、編寫verilog源文件，在diamond中編譯。編寫testbench文件。在diamond設置中將仿真工具設置為modelsim，運行仿真向導

二、自動進入modelsim，

　　編譯全部

　　運行仿真---library的work下，選則測試文件，右鍵仿真

　　點擊運行到或者運行一段等

 

 

testbench實例

`timescale 1 ns/ 1 ps
module clk_tb();
// constants 
// general purpose registers
reg eachvec;
// test vector input registers
reg CLK;
reg RSTn;
reg KEY_set;
reg KEY_add;
wire lcd_rst,sce,sclk,sdin,cd;

// assign statements (if any) 
top sim 
(
.CLK(CLK),
.RSTn(RSTn),
.KEY_set(KEY_set),
.KEY_add(KEY_add),
.lcd_rst(lcd_rst),
.sce(sce),
.sclk(sclk),
.sdin(sdin),
.cd(cd)
);
initial 
begin 
CLK = 0; 
forever #25 CLK = ~CLK; 
end

initial 
begin 
RSTn =1;
#200 RSTn = 0; 
#300 RSTn = 1;    
end 

initial 
begin 
KEY_set =1;
#1000 KEY_set =~KEY_set; 
end 

endmodule

 

/**************************************************
module: DDS_test
author: wanganran
description: The testbench for module DDS
input: 
output: 
date: 2015.11.05
**************************************************/
`timescale 1ns / 100ps

module DDS_test;

parameter CLK_PERIOD = 40;  //CLK_PERIOD=40ns, Frequency=25MHz

reg sys_clk;
initial
    sys_clk = 1'b0;
always
    sys_clk = #(CLK_PERIOD/2) ~sys_clk;

reg sys_rst_n;  //active low
initial 
    begin
        sys_rst_n = 1'b0;
        #200;
        sys_rst_n = 1'b1;
    end

wire dac_clk_out;
wire [9:0] dac_data_out;
DDS DDS_uut
(
.clk_in(sys_clk),  //clock in
.rst_n_in(sys_rst_n),  //reset, active low
.dds_en_in(1),  //dds work enable
.f_increment(24'h10000),  //frequency increment
.p_increment(0),  //phase increment
.dac_clk_out(dac_clk_out),  //clock out
.dac_data_out(dac_data_out)  //data out
);
    
endmodule

 

二、帶IP核仿真遇到問題

仿真工具，diamond自帶activeHDL

錯誤描述，仿真PLL時結果正常，仿真ROM的時候出現問題

　　# ELAB2: Fatal Error: ELAB2_0036 Unresolved hierarchical reference to "PUR_INST.PURNET"

　　from module "FifoTest_tb.rom.rom_0_3" (module not found).

　　ELAB2: Fatal Error: ELAB2_0036 Unresolved hierarchical reference to "PUR_INST.PURNET"

　　from module "FifoTest_tb.fifo.FifoMacro_0_3" (module not found).

問題解決，在仿真頂層文件中加

GSR GSR_INST (.GSR (<global reset sig>));
PUR PUR_INST (.PUR (<powerup reset sig>));即可

括號中的具體參數可寫為1’b1，即

 

三、仿真波形的個性化

1.顏色和線條等設置

2.波形數據模擬顯示