參考資料:
(1)公眾號-芯片學堂;
(2)公眾號-icsoc;
1.門級仿真與RTL仿真
(1)門級仿真的驗證對象是門級網表，電路直接使用標准單元庫和IP模型（包括Memory、IO、Phy等）進行例化，具備完整的功能和時序行為。門級網表通常指綜合后得到的網表(沒有時鍾樹)，也可以指布局布線后的網表(帶時鍾樹)。
(2)RTL仿真(也可以叫前仿真)是零延遲（Zero Delay）的；
2.門級仿真與STA,LEC
(1)靜態時序分析（Static Timing Analysis，STA）只是靜態地計算分析同步時序路徑是否滿足時序要求；
(2)等價性檢查（Logic Equivalence Chek，LEC）只是對比前后流程輸出的電路視圖是否功能等價。
(3)門級仿真檢查功能與timing的正確性,這是它的優勢所在。但是,門級仿真存在仿真速度慢、消耗更多計算資源、覆蓋率不高等弊端。
3.門級仿真的時序信息及仿真模式
3.1門級仿真的時序信息
(1)門級仿真的時序信息通常來自於SDF（Standard Delay Format）文件。該文件記錄了不同電路模塊在特定的PVT（Process, Voltage, Temperature）條件下的延遲信息和時序檢查約束（Timing Check）。其中延遲信息包括線延遲（Wire Delay）和單元延遲（IOPath Delay）。這些時序信息通常由時序分析工具如STA輸出。
(2)sdf反標:通常設計電路都是根據事先定義好的設計規格,而設計規格中包含了時序的規格(例如SDC);所以,當電路設計好了,時序信息也確定了,把這些時序信息標注到電路的網表中,實際上是一個回溯的過程,所以稱為反向標注;
3.2門級仿真的仿真模式
(1)根據時序信息的完整性，門級仿真可以有三種模式，即零延遲、單元延遲（Unit Delay）和完整時序（Full Timing）。
(2)零延遲:如果仿真不攜帶任何時序信息（即不帶SDF信息反標、標准單元和IP模型文件中Specify塊指定的延遲信息為0），可以理解為就是零延遲，這種仿真放在后仿意義不大。
(3)單元延遲:單元延遲的時序信息通常來自於邏輯綜合之后，沒有真實的線延遲信息。
(4)完整時序:完整時序指的是在后端布局布線（Place and Route）之后，基於真實的線長線寬等信息計算出來的完備的線延遲和單元延遲。
4.門級仿真的意義
(1)靜態時序分析對時序的驗證並不是完備的。STA針對時序路徑的分析手段，注定了其不能保證異步電路的時序正確性。其次，STA對偽路徑（False Path）和多周期路徑（Multi-cycle Path）的分析受限於時序約束。而這些東西，帶上延遲信息的門級仿真是都可以覆蓋到的。
(2)功能等價性檢查並不總是正確的。綜合工具可能會對設計人員的意圖做出一些假設然后實施優化，從歷史經驗上看，等價性檢查工具不一定能檢查出來其中可能出現的錯誤。
(3)門級仿真可以檢查在真實延遲下，電路是否可以跑到我們期望的頻點上。如果遇上時序不滿足的情況，X態的傳播能夠很快地被檢查出來。
(4)門級仿真可以驗證插入DFT（Design for Test）結構后網表的功能正確性。DFT結構（包括BIST電路、掃描鏈、TAP控制器等）通常是在邏輯綜合之后才插入到網表當中，因此在前仿真中是覆蓋不到的。
(5)帶延遲信息的門級仿真可以用來檢查諸如組合邏輯環路等特殊電路結構的功能正確性。由於前仿真是零延遲的，組合邏輯環等特殊電路的功能無法得到檢驗。
(6)門級仿真可以驗證芯片的上電初始化流程和復位流程。在前仿真中，RTL仿真器可能會將某些值直接優化成0或者1，而門級仿真對於X態則是非常敏感的，它會直接影響到初始化狀態導致芯片work不起來。