Verilog RTL优化策略（一）：推荐使用assign语法替代if-else和case语法

参考 　　《手把手教你设计CPU——RISC-V处理器篇》 先给出不用if-else和case的原因 　　Verilog中的if-else和case语法存在两大缺点： 不能 ...