前面已经详细介绍了从PL端如何用AXI总线去控制DDR的读写，并且从AXI_BRESP的返回值来看，我们也是成功写入了的。但是没有通过别的方式来验证写入的数据的话，总是感觉差了点什么。 　　今天 ...

　　有了前面的一堆铺垫。现在终于开始正式准备读写DDR了，开发环境：VIVADO2014.2 + SDK。 　　一、首先要想在PL端通过AXI去控制DDR，我们必须要有一个AXI master ...

　　之前的项目和培训中，都只用到了AXI-Lite或者AXI-Stream，对于AXI-FULL知之甚少，主要是每次一看到那么多接口信号就望而却步了。 　　现在为了调试DDR，痛下决心要把AXI-F ...

　　上一节说到了DDR寻址的问题，如下图： 　　从官方文档上我们看到了DDR的地址是从0008_0000开始的，那么我们开始修改Xilinx给我们提供的IP核代码。其实很简单，上一节已经分析了地 ...

PS-PL之间的AXI 接口分为三种：• 通用 AXI（General Purpose AXI） — 一条 32 位数据总线，适合 PL 和 PS 之间的中低速通信。接口是透传的不带缓冲。总共有四个通 ...

前面我做了几个实验 都没有用过 开关，这一次用一用 发现 vivado 真的挺方便 所以 使用 vivado 开发 1.建工程 我使用 vivado 2013.4 创建新工程 –》 nex ...

目的：帮助初次使用Zynq & MPSoC的朋友，在PL添加IP(比如AXI-CAN)，应如何生成对应的devic tree Step1: 下载device-tree-xlnx自动生成工具集 ...