使用Verilog描述语言时，在编写含有负数判断的描述语言时，需要定义负数的数据类型。 一般的包含0以及0以上的正数寄存器只需声明 reg 即可； 用法：reg [ ]a; reg寄存器是最常用的寄存器类型，这种寄存器中只能存放无符号数。如果给reg中存入一个负数，通常会被视为正数 ...

二、电路设计（语法） 1、设计不用的语法 a）initial【设计不用，仿真时用】 b）task/function【设计不用、仿真很少用】 c）for/while/repeat/forever ...

a.基本形式 1） if（表达式） 语句1； 2）if（表达式） 语句1； else 语句1 3） if（表达式1） 语句1； else if（表达式2） 语句2； else ...

verilog之monitor 1、函数作用 monitor用于追踪变量的变化情况，这在实际使用中还是非常实用的。电路中的某个信号的变化可以通过monitor检测，不需要使用波形图去仔细查找。也便于准确描述某个信号的变化。 2、基本用法 monitor具有单一进程性 ...

verilog之readmemb 1、基本作用 用于读取存储器的值的系统函数。这里首先要知道什么是存储器。在verilog中，有一些比较大的数据是需要存储的，一般需要使用存储器，语法结构类似二维数组。 这里的mem就是一个存储器。前面的是位宽，后面的是地址。这个和存储器的结构 ...

转载：https://www.cnblogs.com/rednodel/p/4103987.html 一般情况下使用<=，组合逻辑使用=赋值，时序逻辑使用<=赋值： 举个例子：初始化m ...

function function函数的目的返回一个用于表达式的值。 （the purpose of a function is to return a value that is to be used in an expression） verilog中的function只能用于组合逻辑 ...

verilog之function 1、基本作用 function，就是声明一个函数。与task的区别就是有参数。function的返回值就是函数名（可以设置位宽），输入值任意，均作为输入参数。代码块需符合verilog的语法规则。如放在assign块中的函数需要使用wire变量，always ...