FPGA/IC笔试——商汤科技
1、如果线网类型变量说明后未赋值，起缺省值是（z）？ 2、电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化）以及提高运行速度(即速度优化) ,下列方法 ( A)不属于面积优化。 A、流 ...
原文：FPGA/IC笔试——汇顶科技
.下面关于PLL电路表述正确的是： A. PLL属于模拟电路，无法用全数字电路实现 B. PLL相对于参考时钟，可以输出分频 倍频 分数频的时钟 C. PLL输入的参考时钟jitter，在PLL输出是会变大，也有可能变小 D. PLL的jitter值等于同步数字电路中clock uncertainty的设定值 解析：jitter在线路传输过程中也会被改变。选BC 需要了解DC逻辑综合知识 .如图 ...
2021-04-28 22:22 0 939 推荐指数：
相关推荐
数字IC笔试 -- 汇顶设计验证2018
目录 数字IC笔试 -- 汇顶设计验证2018 补充知识： 线性反馈移位寄存器(LFSR) 卡诺图化简 格雷码和二进制码互相转换 verilog运算优先级 verilog组合逻辑产生 ...
汇顶科技&&硬件类笔试题目
汇顶科技硬件类笔试题目,每年都有变化,但是题目类型都差不多。汇顶科技17年在南京地区大概招了20个左右吧，给的待遇还是不错的，工作地点上海深圳 ...
FPGA/IC笔试——联芸科技
3.1 请解释D触发器和Latch的区别，解释同步复位和异步复位的区别及优缺点。 一、D触发器和Latch的区别 Latch有电平触发，非同步控制。在使能信号有效时La ...
FPGA/IC笔试——华为（2）
涉及数字IC功耗、验证、测试、时序、数电相关问题。 一、单选题 1.下列功耗措施哪个可以降低峰值功耗（B） A. Power Gating B. 大幅度提高HVT比例 C. 静态模块级Clock Gating D. Memory Shut Down 解析 ...
FPGA/IC笔试——大疆
1.对于同步fifo，每100个cycle可以写入80个数据，每10个cycle可以读出8个数据，fifo的深度至少为？ 写时钟频率 w_clk,读时钟频率 r_clk,写 ...
FPGA/IC笔试——华为
1. 在Verlog HDL中对于initial语句，说法错误的是（） A. 在仿真过程中只执行一次 B. 可用于给实际电路赋初值 C. 在模拟的0 时刻开始执行 D. 多个 initial ...
FPGA/IC笔试——杂七杂八
1：什么是同步逻辑和异步逻辑？（汉王） 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起， 并接在系统时 ...