verilog中timescale

1. `timescale `timescale是Verilog中的預編譯指令，指定位於它后邊的module的時間單位和時間精度，直到遇到新的`timescale指令或者`resetall指令。它的語法如下： 假如我們延時x個時間單位，那延時的總時間time = x ...