1、在verilog中有時會用signed修飾符來修飾定義的數據，運算的時候也會用$signed（）任務來強制轉換數據，那么signed的修飾是為什么呢，是為了區分有符號數和無符號數的加法和乘法嗎？其 ...

1. `timescale `timescale是Verilog中的預編譯指令，指定位於它后邊的module的時間單位和時間精度，直到遇到新的`timescale指令或者`resetall指令。它的 ...

1、->運算符 expression_a->expression_b其實等效於(!expression_a || expression_b)，systemverilog中利用 || 運算 ...

截位（rnd/prnd/floor）:都是去掉低位數據的操作（去掉低位低精度的數據，或者說小數位，降低數據的精度） 飽和（sat/sym_sat）:都是去掉高位數據的操作，（去掉無符號數高位的0 ...