xilinx FPGA普通IO作PLL時鍾輸入

在xilinx ZC7020的片子上做的實驗; [結論] 普通IO不能直接作PLL的時鍾輸入,專用時鍾管腳可以; 普通IO可以通過BUFG再連到PLL的時鍾輸入上,但要修改PLL的設置 input clk的選項中要選擇"No Buffer"; 具體內部布局分配可以通過 Xilinx ...